code:
/*
 * ChaCha/XChaCha NEON helper functions
 *
 * Copyright (C) 2016 Linaro, Ltd. <ard.biesheuvel@linaro.org>
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License version 2 as
 * published by the Free Software Foundation.
 *
 * Based on:
 * ChaCha20 256-bit cipher algorithm, RFC7539, x64 SSE3 functions
 *
 * Copyright (C) 2015 Martin Willi
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License as published by
 * the Free Software Foundation; either version 2 of the License, or
 * (at your option) any later version.
 */

 /*
  * NEON doesn't have a rotate instruction.  The alternatives are, more or less:
  *
  * (a)  vshl.u32 + vsri.u32		(needs temporary register)
  * (b)  vshl.u32 + vshr.u32 + vorr	(needs temporary register)
  * (c)  vrev32.16			(16-bit rotations only)
  * (d)  vtbl.8 + vtbl.8		(multiple of 8 bits rotations only,
  *					 needs index vector)
  *
  * ChaCha has 16, 12, 8, and 7-bit rotations.  For the 12 and 7-bit rotations,
  * the only choices are (a) and (b).  We use (a) since it takes two-thirds the
  * cycles of (b) on both Cortex-A7 and Cortex-A53.
  *
  * For the 16-bit rotation, we use vrev32.16 since it's consistently fastest
  * and doesn't need a temporary register.
  *
  * For the 8-bit rotation, we use vtbl.8 + vtbl.8.  On Cortex-A7, this sequence
  * is twice as fast as (a), even when doing (a) on multiple registers
  * simultaneously to eliminate the stall between vshl and vsri.  Also, it
  * parallelizes better when temporary registers are scarce.
  *
  * A disadvantage is that on Cortex-A53, the vtbl sequence is the same speed as
  * (a), so the need to load the rotation table actually makes the vtbl method
  * slightly slower overall on that CPU (~1.3% slower ChaCha20).  Still, it
  * seems to be a good compromise to get a more significant speed boost on some
  * CPUs, e.g. ~4.8% faster ChaCha20 on Cortex-A7.
  */

#include <linux/linkage.h>
#include <asm/cache.h>

	.text
	.fpu		neon
	.align		5

/*
 * chacha_permute - permute one block
 *
 * Permute one 64-byte block where the state matrix is stored in the four NEON
 * registers q0-q3.  It performs matrix operations on four words in parallel,
 * but requires shuffling to rearrange the words after each round.
 *
 * The round count is given in r3.
 *
 * Clobbers: r3, ip, q4-q5
 */
chacha_permute:

	adr		ip, .Lrol8_table
	vld1.8		{d10}, [ip, :64]

.Ldoubleround:
	// x0 += x1, x3 = rotl32(x3 ^ x0, 16)
	vadd.i32	q0, q0, q1
	veor		q3, q3, q0
	vrev32.16	q3, q3

	// x2 += x3, x1 = rotl32(x1 ^ x2, 12)
	vadd.i32	q2, q2, q3
	veor		q4, q1, q2
	vshl.u32	q1, q4, #12
	vsri.u32	q1, q4, #20

	// x0 += x1, x3 = rotl32(x3 ^ x0, 8)
	vadd.i32	q0, q0, q1
	veor		q3, q3, q0
	vtbl.8		d6, {d6}, d10
	vtbl.8		d7, {d7}, d10

	// x2 += x3, x1 = rotl32(x1 ^ x2, 7)
	vadd.i32	q2, q2, q3
	veor		q4, q1, q2
	vshl.u32	q1, q4, #7
	vsri.u32	q1, q4, #25

	// x1 = shuffle32(x1, MASK(0, 3, 2, 1))
	vext.8		q1, q1, q1, #4
	// x2 = shuffle32(x2, MASK(1, 0, 3, 2))
	vext.8		q2, q2, q2, #8
	// x3 = shuffle32(x3, MASK(2, 1, 0, 3))
	vext.8		q3, q3, q3, #12

	// x0 += x1, x3 = rotl32(x3 ^ x0, 16)
	vadd.i32	q0, q0, q1
	veor		q3, q3, q0
	vrev32.16	q3, q3

	// x2 += x3, x1 = rotl32(x1 ^ x2, 12)
	vadd.i32	q2, q2, q3
	veor		q4, q1, q2
	vshl.u32	q1, q4, #12
	vsri.u32	q1, q4, #20

	// x0 += x1, x3 = rotl32(x3 ^ x0, 8)
	vadd.i32	q0, q0, q1
	veor		q3, q3, q0
	vtbl.8		d6, {d6}, d10
	vtbl.8		d7, {d7}, d10

	// x2 += x3, x1 = rotl32(x1 ^ x2, 7)
	vadd.i32	q2, q2, q3
	veor		q4, q1, q2
	vshl.u32	q1, q4, #7
	vsri.u32	q1, q4, #25

	// x1 = shuffle32(x1, MASK(2, 1, 0, 3))
	vext.8		q1, q1, q1, #12
	// x2 = shuffle32(x2, MASK(1, 0, 3, 2))
	vext.8		q2, q2, q2, #8
	// x3 = shuffle32(x3, MASK(0, 3, 2, 1))
	vext.8		q3, q3, q3, #4

	subs		r3, r3, #2
	bne		.Ldoubleround

	bx		lr
ENDPROC(chacha_permute)

ENTRY(chacha_block_xor_neon)
	// r0: Input state matrix, s
	// r1: 1 data block output, o
	// r2: 1 data block input, i
	// r3: nrounds
	push		{lr}

	// x0..3 = s0..3
	add		ip, r0, #0x20
	vld1.32		{q0-q1}, [r0]
	vld1.32		{q2-q3}, [ip]

	vmov		q8, q0
	vmov		q9, q1
	vmov		q10, q2
	vmov		q11, q3

	bl		chacha_permute

	add		ip, r2, #0x20
	vld1.8		{q4-q5}, [r2]
	vld1.8		{q6-q7}, [ip]

	// o0 = i0 ^ (x0 + s0)
	vadd.i32	q0, q0, q8
	veor		q0, q0, q4

	// o1 = i1 ^ (x1 + s1)
	vadd.i32	q1, q1, q9
	veor		q1, q1, q5

	// o2 = i2 ^ (x2 + s2)
	vadd.i32	q2, q2, q10
	veor		q2, q2, q6

	// o3 = i3 ^ (x3 + s3)
	vadd.i32	q3, q3, q11
	veor		q3, q3, q7

	add		ip, r1, #0x20
	vst1.8		{q0-q1}, [r1]
	vst1.8		{q2-q3}, [ip]

	pop		{pc}
ENDPROC(chacha_block_xor_neon)

ENTRY(hchacha_block_neon)
	// r0: Input state matrix, s
	// r1: output (8 32-bit words)
	// r2: nrounds
	push		{lr}

	vld1.32		{q0-q1}, [r0]!
	vld1.32		{q2-q3}, [r0]

	mov		r3, r2
	bl		chacha_permute

	vst1.32		{q0}, [r1]!
	vst1.32		{q3}, [r1]

	pop		{pc}
ENDPROC(hchacha_block_neon)

	.align		4
.Lctrinc:	.word	0, 1, 2, 3
.Lrol8_table:	.byte	3, 0, 1, 2, 7, 4, 5, 6

	.align		5
ENTRY(chacha_4block_xor_neon)
	push		{r4, lr}
	mov		r4, sp			// preserve the stack pointer
	sub		ip, sp, #0x20		// allocate a 32 byte buffer
	bic		ip, ip, #0x1f		// aligned to 32 bytes
	mov		sp, ip

	// r0: Input state matrix, s
	// r1: 4 data blocks output, o
	// r2: 4 data blocks input, i
	// r3: nrounds

	//
	// This function encrypts four consecutive ChaCha blocks by loading
	// the state matrix in NEON registers four times. The algorithm performs
	// each operation on the corresponding word of each state matrix, hence
	// requires no word shuffling. The words are re-interleaved before the
	// final addition of the original state and the XORing step.
	//

	// x0..15[0-3] = s0..15[0-3]
	add		ip, r0, #0x20
	vld1.32		{q0-q1}, [r0]
	vld1.32		{q2-q3}, [ip]

	adr		lr, .Lctrinc
	vdup.32		q15, d7[1]
	vdup.32		q14, d7[0]
	vld1.32		{q4}, [lr, :128]
	vdup.32		q13, d6[1]
	vdup.32		q12, d6[0]
	vdup.32		q11, d5[1]
	vdup.32		q10, d5[0]
	vadd.u32	q12, q12, q4		// x12 += counter values 0-3
	vdup.32		q9, d4[1]
	vdup.32		q8, d4[0]
	vdup.32		q7, d3[1]
	vdup.32		q6, d3[0]
	vdup.32		q5, d2[1]
	vdup.32		q4, d2[0]
	vdup.32		q3, d1[1]
	vdup.32		q2, d1[0]
	vdup.32		q1, d0[1]
	vdup.32		q0, d0[0]

	adr		ip, .Lrol8_table
	b		1f

.Ldoubleround4:
	vld1.32		{q8-q9}, [sp, :256]
1:
	// x0 += x4, x12 = rotl32(x12 ^ x0, 16)
	// x1 += x5, x13 = rotl32(x13 ^ x1, 16)
	// x2 += x6, x14 = rotl32(x14 ^ x2, 16)
	// x3 += x7, x15 = rotl32(x15 ^ x3, 16)
	vadd.i32	q0, q0, q4
	vadd.i32	q1, q1, q5
	vadd.i32	q2, q2, q6
	vadd.i32	q3, q3, q7

	veor		q12, q12, q0
	veor		q13, q13, q1
	veor		q14, q14, q2
	veor		q15, q15, q3

	vrev32.16	q12, q12
	vrev32.16	q13, q13
	vrev32.16	q14, q14
	vrev32.16	q15, q15

	// x8 += x12, x4 = rotl32(x4 ^ x8, 12)
	// x9 += x13, x5 = rotl32(x5 ^ x9, 12)
	// x10 += x14, x6 = rotl32(x6 ^ x10, 12)
	// x11 += x15, x7 = rotl32(x7 ^ x11, 12)
	vadd.i32	q8, q8, q12
	vadd.i32	q9, q9, q13
	vadd.i32	q10, q10, q14
	vadd.i32	q11, q11, q15

	vst1.32		{q8-q9}, [sp, :256]

	veor		q8, q4, q8
	veor		q9, q5, q9
	vshl.u32	q4, q8, #12
	vshl.u32	q5, q9, #12
	vsri.u32	q4, q8, #20
	vsri.u32	q5, q9, #20

	veor		q8, q6, q10
	veor		q9, q7, q11
	vshl.u32	q6, q8, #12
	vshl.u32	q7, q9, #12
	vsri.u32	q6, q8, #20
	vsri.u32	q7, q9, #20

	// x0 += x4, x12 = rotl32(x12 ^ x0, 8)
	// x1 += x5, x13 = rotl32(x13 ^ x1, 8)
	// x2 += x6, x14 = rotl32(x14 ^ x2, 8)
	// x3 += x7, x15 = rotl32(x15 ^ x3, 8)
	vld1.8		{d16}, [ip, :64]
	vadd.i32	q0, q0, q4
	vadd.i32	q1, q1, q5
	vadd.i32	q2, q2, q6
	vadd.i32	q3, q3, q7

	veor		q12, q12, q0
	veor		q13, q13, q1
	veor		q14, q14, q2
	veor		q15, q15, q3

	vtbl.8		d24, {d24}, d16
	vtbl.8		d25, {d25}, d16
	vtbl.8		d26, {d26}, d16
	vtbl.8		d27, {d27}, d16
	vtbl.8		d28, {d28}, d16
	vtbl.8		d29, {d29}, d16
	vtbl.8		d30, {d30}, d16
	vtbl.8		d31, {d31}, d16

	vld1.32		{q8-q9}, [sp, :256]

	// x8 += x12, x4 = rotl32(x4 ^ x8, 7)
	// x9 += x13, x5 = rotl32(x5 ^ x9, 7)
	// x10 += x14, x6 = rotl32(x6 ^ x10, 7)
	// x11 += x15, x7 = rotl32(x7 ^ x11, 7)
	vadd.i32	q8, q8, q12
	vadd.i32	q9, q9, q13
	vadd.i32	q10, q10, q14
	vadd.i32	q11, q11, q15

	vst1.32		{q8-q9}, [sp, :256]

	veor		q8, q4, q8
	veor		q9, q5, q9
	vshl.u32	q4, q8, #7
	vshl.u32	q5, q9, #7
	vsri.u32	q4, q8, #25
	vsri.u32	q5, q9, #25

	veor		q8, q6, q10
	veor		q9, q7, q11
	vshl.u32	q6, q8, #7
	vshl.u32	q7, q9, #7
	vsri.u32	q6, q8, #25
	vsri.u32	q7, q9, #25

	vld1.32		{q8-q9}, [sp, :256]

	// x0 += x5, x15 = rotl32(x15 ^ x0, 16)
	// x1 += x6, x12 = rotl32(x12 ^ x1, 16)
	// x2 += x7, x13 = rotl32(x13 ^ x2, 16)
	// x3 += x4, x14 = rotl32(x14 ^ x3, 16)
	vadd.i32	q0, q0, q5
	vadd.i32	q1, q1, q6
	vadd.i32	q2, q2, q7
	vadd.i32	q3, q3, q4

	veor		q15, q15, q0
	veor		q12, q12, q1
	veor		q13, q13, q2
	veor		q14, q14, q3

	vrev32.16	q15, q15
	vrev32.16	q12, q12
	vrev32.16	q13, q13
	vrev32.16	q14, q14

	// x10 += x15, x5 = rotl32(x5 ^ x10, 12)
	// x11 += x12, x6 = rotl32(x6 ^ x11, 12)
	// x8 += x13, x7 = rotl32(x7 ^ x8, 12)
	// x9 += x14, x4 = rotl32(x4 ^ x9, 12)
	vadd.i32	q10, q10, q15
	vadd.i32	q11, q11, q12
	vadd.i32	q8, q8, q13
	vadd.i32	q9, q9, q14

	vst1.32		{q8-q9}, [sp, :256]

	veor		q8, q7, q8
	veor		q9, q4, q9
	vshl.u32	q7, q8, #12
	vshl.u32	q4, q9, #12
	vsri.u32	q7, q8, #20
	vsri.u32	q4, q9, #20

	veor		q8, q5, q10
	veor		q9, q6, q11
	vshl.u32	q5, q8, #12
	vshl.u32	q6, q9, #12
	vsri.u32	q5, q8, #20
	vsri.u32	q6, q9, #20

	// x0 += x5, x15 = rotl32(x15 ^ x0, 8)
	// x1 += x6, x12 = rotl32(x12 ^ x1, 8)
	// x2 += x7, x13 = rotl32(x13 ^ x2, 8)
	// x3 += x4, x14 = rotl32(x14 ^ x3, 8)
	vld1.8		{d16}, [ip, :64]
	vadd.i32	q0, q0, q5
	vadd.i32	q1, q1, q6
	vadd.i32	q2, q2, q7
	vadd.i32	q3, q3, q4

	veor		q15, q15, q0
	veor		q12, q12, q1
	veor		q13, q13, q2
	veor		q14, q14, q3

	vtbl.8		d30, {d30}, d16
	vtbl.8		d31, {d31}, d16
	vtbl.8		d24, {d24}, d16
	vtbl.8		d25, {d25}, d16
	vtbl.8		d26, {d26}, d16
	vtbl.8		d27, {d27}, d16
	vtbl.8		d28, {d28}, d16
	vtbl.8		d29, {d29}, d16

	vld1.32		{q8-q9}, [sp, :256]

	// x10 += x15, x5 = rotl32(x5 ^ x10, 7)
	// x11 += x12, x6 = rotl32(x6 ^ x11, 7)
	// x8 += x13, x7 = rotl32(x7 ^ x8, 7)
	// x9 += x14, x4 = rotl32(x4 ^ x9, 7)
	vadd.i32	q10, q10, q15
	vadd.i32	q11, q11, q12
	vadd.i32	q8, q8, q13
	vadd.i32	q9, q9, q14

	vst1.32		{q8-q9}, [sp, :256]

	veor		q8, q7, q8
	veor		q9, q4, q9
	vshl.u32	q7, q8, #7
	vshl.u32	q4, q9, #7
	vsri.u32	q7, q8, #25
	vsri.u32	q4, q9, #25

	veor		q8, q5, q10
	veor		q9, q6, q11
	vshl.u32	q5, q8, #7
	vshl.u32	q6, q9, #7
	vsri.u32	q5, q8, #25
	vsri.u32	q6, q9, #25

	subs		r3, r3, #2
	bne		.Ldoubleround4

	// x0..7[0-3] are in q0-q7, x10..15[0-3] are in q10-q15.
	// x8..9[0-3] are on the stack.

	// Re-interleave the words in the first two rows of each block (x0..7).
	// Also add the counter values 0-3 to x12[0-3].
	  vld1.32	{q8}, [lr, :128]	// load counter values 0-3
	vzip.32		q0, q1			// => (0 1 0 1) (0 1 0 1)
	vzip.32		q2, q3			// => (2 3 2 3) (2 3 2 3)
	vzip.32		q4, q5			// => (4 5 4 5) (4 5 4 5)
	vzip.32		q6, q7			// => (6 7 6 7) (6 7 6 7)
	  vadd.u32	q12, q8			// x12 += counter values 0-3
	vswp		d1, d4
	vswp		d3, d6
	  vld1.32	{q8-q9}, [r0]!		// load s0..7
	vswp		d9, d12
	vswp		d11, d14

	// Swap q1 and q4 so that we'll free up consecutive registers (q0-q1)
	// after XORing the first 32 bytes.
	vswp		q1, q4

	// First two rows of each block are (q0 q1) (q2 q6) (q4 q5) (q3 q7)

	// x0..3[0-3] += s0..3[0-3]	(add orig state to 1st row of each block)
	vadd.u32	q0, q0, q8
	vadd.u32	q2, q2, q8
	vadd.u32	q4, q4, q8
	vadd.u32	q3, q3, q8

	// x4..7[0-3] += s4..7[0-3]	(add orig state to 2nd row of each block)
	vadd.u32	q1, q1, q9
	vadd.u32	q6, q6, q9
	vadd.u32	q5, q5, q9
	vadd.u32	q7, q7, q9

	// XOR first 32 bytes using keystream from first two rows of first block
	vld1.8		{q8-q9}, [r2]!
	veor		q8, q8, q0
	veor		q9, q9, q1
	vst1.8		{q8-q9}, [r1]!

	// Re-interleave the words in the last two rows of each block (x8..15).
	vld1.32		{q8-q9}, [sp, :256]
	  mov		sp, r4		// restore original stack pointer
	  ldr		r4, [r4, #8]	// load number of bytes
	vzip.32		q12, q13	// => (12 13 12 13) (12 13 12 13)
	vzip.32		q14, q15	// => (14 15 14 15) (14 15 14 15)
	vzip.32		q8, q9		// => (8 9 8 9) (8 9 8 9)
	vzip.32		q10, q11	// => (10 11 10 11) (10 11 10 11)
	  vld1.32	{q0-q1}, [r0]	// load s8..15
	vswp		d25, d28
	vswp		d27, d30
	vswp		d17, d20
	vswp		d19, d22

	// Last two rows of each block are (q8 q12) (q10 q14) (q9 q13) (q11 q15)

	// x8..11[0-3] += s8..11[0-3]	(add orig state to 3rd row of each block)
	vadd.u32	q8,  q8,  q0
	vadd.u32	q10, q10, q0
	vadd.u32	q9,  q9,  q0
	vadd.u32	q11, q11, q0

	// x12..15[0-3] += s12..15[0-3] (add orig state to 4th row of each block)
	vadd.u32	q12, q12, q1
	vadd.u32	q14, q14, q1
	vadd.u32	q13, q13, q1
	vadd.u32	q15, q15, q1

	// XOR the rest of the data with the keystream

	vld1.8		{q0-q1}, [r2]!
	subs		r4, r4, #96
	veor		q0, q0, q8
	veor		q1, q1, q12
	ble		.Lle96
	vst1.8		{q0-q1}, [r1]!

	vld1.8		{q0-q1}, [r2]!
	subs		r4, r4, #32
	veor		q0, q0, q2
	veor		q1, q1, q6
	ble		.Lle128
	vst1.8		{q0-q1}, [r1]!

	vld1.8		{q0-q1}, [r2]!
	subs		r4, r4, #32
	veor		q0, q0, q10
	veor		q1, q1, q14
	ble		.Lle160
	vst1.8		{q0-q1}, [r1]!

	vld1.8		{q0-q1}, [r2]!
	subs		r4, r4, #32
	veor		q0, q0, q4
	veor		q1, q1, q5
	ble		.Lle192
	vst1.8		{q0-q1}, [r1]!

	vld1.8		{q0-q1}, [r2]!
	subs		r4, r4, #32
	veor		q0, q0, q9
	veor		q1, q1, q13
	ble		.Lle224
	vst1.8		{q0-q1}, [r1]!

	vld1.8		{q0-q1}, [r2]!
	subs		r4, r4, #32
	veor		q0, q0, q3
	veor		q1, q1, q7
	blt		.Llt256
.Lout:
	vst1.8		{q0-q1}, [r1]!

	vld1.8		{q0-q1}, [r2]
	veor		q0, q0, q11
	veor		q1, q1, q15
	vst1.8		{q0-q1}, [r1]

	pop		{r4, pc}

.Lle192:
	vmov		q4, q9
	vmov		q5, q13

.Lle160:
	// nothing to do

.Lfinalblock:
	// Process the final block if processing less than 4 full blocks.
	// Entered with 32 bytes of ChaCha cipher stream in q4-q5, and the
	// previous 32 byte output block that still needs to be written at
	// [r1] in q0-q1.
	beq		.Lfullblock

.Lpartialblock:
	adr		lr, .Lpermute + 32
	add		r2, r2, r4
	add		lr, lr, r4
	add		r4, r4, r1

	vld1.8		{q2-q3}, [lr]
	vld1.8		{q6-q7}, [r2]

	add		r4, r4, #32

	vtbl.8		d4, {q4-q5}, d4
	vtbl.8		d5, {q4-q5}, d5
	vtbl.8		d6, {q4-q5}, d6
	vtbl.8		d7, {q4-q5}, d7

	veor		q6, q6, q2
	veor		q7, q7, q3

	vst1.8		{q6-q7}, [r4]	// overlapping stores
	vst1.8		{q0-q1}, [r1]
	pop		{r4, pc}

.Lfullblock:
	vmov		q11, q4
	vmov		q15, q5
	b		.Lout
.Lle96:
	vmov		q4, q2
	vmov		q5, q6
	b		.Lfinalblock
.Lle128:
	vmov		q4, q10
	vmov		q5, q14
	b		.Lfinalblock
.Lle224:
	vmov		q4, q3
	vmov		q5, q7
	b		.Lfinalblock
.Llt256:
	vmov		q4, q11
	vmov		q5, q15
	b		.Lpartialblock
ENDPROC(chacha_4block_xor_neon)

	.align		L1_CACHE_SHIFT
.Lpermute:
	.byte		0x00, 0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07
	.byte		0x08, 0x09, 0x0a, 0x0b, 0x0c, 0x0d, 0x0e, 0x0f
	.byte		0x10, 0x11, 0x12, 0x13, 0x14, 0x15, 0x16, 0x17
	.byte		0x18, 0x19, 0x1a, 0x1b, 0x1c, 0x1d, 0x1e, 0x1f
	.byte		0x00, 0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07
	.byte		0x08, 0x09, 0x0a, 0x0b, 0x0c, 0x0d, 0x0e, 0x0f
	.byte		0x10, 0x11, 0x12, 0x13, 0x14, 0x15, 0x16, 0x17
	.byte		0x18, 0x19, 0x1a, 0x1b, 0x1c, 0x1d, 0x1e, 0x1f


code:
/* SPDX-License-Identifier: GPL-2.0 */
/*
 * Copyright (C) 2018 Google, Inc.
 */

#include <linux/linkage.h>
#include <asm/assembler.h>

/*
 * Design notes:
 *
 * 16 registers would be needed to hold the state matrix, but only 14 are
 * available because 'sp' and 'pc' cannot be used.  So we spill the elements
 * (x8, x9) to the stack and swap them out with (x10, x11).  This adds one
 * 'ldrd' and one 'strd' instruction per round.
 *
 * All rotates are performed using the implicit rotate operand accepted by the
 * 'add' and 'eor' instructions.  This is faster than using explicit rotate
 * instructions.  To make this work, we allow the values in the second and last
 * rows of the ChaCha state matrix (rows 'b' and 'd') to temporarily have the
 * wrong rotation amount.  The rotation amount is then fixed up just in time
 * when the values are used.  'brot' is the number of bits the values in row 'b'
 * need to be rotated right to arrive at the correct values, and 'drot'
 * similarly for row 'd'.  (brot, drot) start out as (0, 0) but we make it such
 * that they end up as (25, 24) after every round.
 */

	// ChaCha state registers
	X0	.req	r0
	X1	.req	r1
	X2	.req	r2
	X3	.req	r3
	X4	.req	r4
	X5	.req	r5
	X6	.req	r6
	X7	.req	r7
	X8_X10	.req	r8	// shared by x8 and x10
	X9_X11	.req	r9	// shared by x9 and x11
	X12	.req	r10
	X13	.req	r11
	X14	.req	r12
	X15	.req	r14

.macro _le32_bswap_4x	a, b, c, d,  tmp
#ifdef __ARMEB__
	rev_l		\a,  \tmp
	rev_l		\b,  \tmp
	rev_l		\c,  \tmp
	rev_l		\d,  \tmp
#endif
.endm

.macro __ldrd		a, b, src, offset
#if __LINUX_ARM_ARCH__ >= 6
	ldrd		\a, \b, [\src, #\offset]
#else
	ldr		\a, [\src, #\offset]
	ldr		\b, [\src, #\offset + 4]
#endif
.endm

.macro __strd		a, b, dst, offset
#if __LINUX_ARM_ARCH__ >= 6
	strd		\a, \b, [\dst, #\offset]
#else
	str		\a, [\dst, #\offset]
	str		\b, [\dst, #\offset + 4]
#endif
.endm

.macro _halfround	a1, b1, c1, d1,  a2, b2, c2, d2

	// a += b; d ^= a; d = rol(d, 16);
	add		\a1, \a1, \b1, ror #brot
	add		\a2, \a2, \b2, ror #brot
	eor		\d1, \a1, \d1, ror #drot
	eor		\d2, \a2, \d2, ror #drot
	// drot == 32 - 16 == 16

	// c += d; b ^= c; b = rol(b, 12);
	add		\c1, \c1, \d1, ror #16
	add		\c2, \c2, \d2, ror #16
	eor		\b1, \c1, \b1, ror #brot
	eor		\b2, \c2, \b2, ror #brot
	// brot == 32 - 12 == 20

	// a += b; d ^= a; d = rol(d, 8);
	add		\a1, \a1, \b1, ror #20
	add		\a2, \a2, \b2, ror #20
	eor		\d1, \a1, \d1, ror #16
	eor		\d2, \a2, \d2, ror #16
	// drot == 32 - 8 == 24

	// c += d; b ^= c; b = rol(b, 7);
	add		\c1, \c1, \d1, ror #24
	add		\c2, \c2, \d2, ror #24
	eor		\b1, \c1, \b1, ror #20
	eor		\b2, \c2, \b2, ror #20
	// brot == 32 - 7 == 25
.endm

.macro _doubleround

	// column round

	// quarterrounds: (x0, x4, x8, x12) and (x1, x5, x9, x13)
	_halfround	X0, X4, X8_X10, X12,  X1, X5, X9_X11, X13

	// save (x8, x9); restore (x10, x11)
	__strd		X8_X10, X9_X11, sp, 0
	__ldrd		X8_X10, X9_X11, sp, 8

	// quarterrounds: (x2, x6, x10, x14) and (x3, x7, x11, x15)
	_halfround	X2, X6, X8_X10, X14,  X3, X7, X9_X11, X15

	.set brot, 25
	.set drot, 24

	// diagonal round

	// quarterrounds: (x0, x5, x10, x15) and (x1, x6, x11, x12)
	_halfround	X0, X5, X8_X10, X15,  X1, X6, X9_X11, X12

	// save (x10, x11); restore (x8, x9)
	__strd		X8_X10, X9_X11, sp, 8
	__ldrd		X8_X10, X9_X11, sp, 0

	// quarterrounds: (x2, x7, x8, x13) and (x3, x4, x9, x14)
	_halfround	X2, X7, X8_X10, X13,  X3, X4, X9_X11, X14
.endm

.macro _chacha_permute	nrounds
	.set brot, 0
	.set drot, 0
	.rept \nrounds / 2
	 _doubleround
	.endr
.endm

.macro _chacha		nrounds

.Lnext_block\@:
	// Stack: unused0-unused1 x10-x11 x0-x15 OUT IN LEN
	// Registers contain x0-x9,x12-x15.

	// Do the core ChaCha permutation to update x0-x15.
	_chacha_permute	\nrounds

	add		sp, #8
	// Stack: x10-x11 orig_x0-orig_x15 OUT IN LEN
	// Registers contain x0-x9,x12-x15.
	// x4-x7 are rotated by 'brot'; x12-x15 are rotated by 'drot'.

	// Free up some registers (r8-r12,r14) by pushing (x8-x9,x12-x15).
	push		{X8_X10, X9_X11, X12, X13, X14, X15}

	// Load (OUT, IN, LEN).
	ldr		r14, [sp, #96]
	ldr		r12, [sp, #100]
	ldr		r11, [sp, #104]

	orr		r10, r14, r12

	// Use slow path if fewer than 64 bytes remain.
	cmp		r11, #64
	blt		.Lxor_slowpath\@

	// Use slow path if IN and/or OUT isn't 4-byte aligned.  Needed even on
	// ARMv6+, since ldmia and stmia (used below) still require alignment.
	tst		r10, #3
	bne		.Lxor_slowpath\@

	// Fast path: XOR 64 bytes of aligned data.

	// Stack: x8-x9 x12-x15 x10-x11 orig_x0-orig_x15 OUT IN LEN
	// Registers: r0-r7 are x0-x7; r8-r11 are free; r12 is IN; r14 is OUT.
	// x4-x7 are rotated by 'brot'; x12-x15 are rotated by 'drot'.

	// x0-x3
	__ldrd		r8, r9, sp, 32
	__ldrd		r10, r11, sp, 40
	add		X0, X0, r8
	add		X1, X1, r9
	add		X2, X2, r10
	add		X3, X3, r11
	_le32_bswap_4x	X0, X1, X2, X3,  r8
	ldmia		r12!, {r8-r11}
	eor		X0, X0, r8
	eor		X1, X1, r9
	eor		X2, X2, r10
	eor		X3, X3, r11
	stmia		r14!, {X0-X3}

	// x4-x7
	__ldrd		r8, r9, sp, 48
	__ldrd		r10, r11, sp, 56
	add		X4, r8, X4, ror #brot
	add		X5, r9, X5, ror #brot
	ldmia		r12!, {X0-X3}
	add		X6, r10, X6, ror #brot
	add		X7, r11, X7, ror #brot
	_le32_bswap_4x	X4, X5, X6, X7,  r8
	eor		X4, X4, X0
	eor		X5, X5, X1
	eor		X6, X6, X2
	eor		X7, X7, X3
	stmia		r14!, {X4-X7}

	// x8-x15
	pop		{r0-r7}			// (x8-x9,x12-x15,x10-x11)
	__ldrd		r8, r9, sp, 32
	__ldrd		r10, r11, sp, 40
	add		r0, r0, r8		// x8
	add		r1, r1, r9		// x9
	add		r6, r6, r10		// x10
	add		r7, r7, r11		// x11
	_le32_bswap_4x	r0, r1, r6, r7,  r8
	ldmia		r12!, {r8-r11}
	eor		r0, r0, r8		// x8
	eor		r1, r1, r9		// x9
	eor		r6, r6, r10		// x10
	eor		r7, r7, r11		// x11
	stmia		r14!, {r0,r1,r6,r7}
	ldmia		r12!, {r0,r1,r6,r7}
	__ldrd		r8, r9, sp, 48
	__ldrd		r10, r11, sp, 56
	add		r2, r8, r2, ror #drot	// x12
	add		r3, r9, r3, ror #drot	// x13
	add		r4, r10, r4, ror #drot	// x14
	add		r5, r11, r5, ror #drot	// x15
	_le32_bswap_4x	r2, r3, r4, r5,  r9
	  ldr		r9, [sp, #72]		// load LEN
	eor		r2, r2, r0		// x12
	eor		r3, r3, r1		// x13
	eor		r4, r4, r6		// x14
	eor		r5, r5, r7		// x15
	  subs		r9, #64			// decrement and check LEN
	stmia		r14!, {r2-r5}

	beq		.Ldone\@

.Lprepare_for_next_block\@:

	// Stack: x0-x15 OUT IN LEN

	// Increment block counter (x12)
	add		r8, #1

	// Store updated (OUT, IN, LEN)
	str		r14, [sp, #64]
	str		r12, [sp, #68]
	str		r9, [sp, #72]

	  mov		r14, sp

	// Store updated block counter (x12)
	str		r8, [sp, #48]

	  sub		sp, #16

	// Reload state and do next block
	ldmia		r14!, {r0-r11}		// load x0-x11
	__strd		r10, r11, sp, 8		// store x10-x11 before state
	ldmia		r14, {r10-r12,r14}	// load x12-x15
	b		.Lnext_block\@

.Lxor_slowpath\@:
	// Slow path: < 64 bytes remaining, or unaligned input or output buffer.
	// We handle it by storing the 64 bytes of keystream to the stack, then
	// XOR-ing the needed portion with the data.

	// Allocate keystream buffer
	sub		sp, #64
	mov		r14, sp

	// Stack: ks0-ks15 x8-x9 x12-x15 x10-x11 orig_x0-orig_x15 OUT IN LEN
	// Registers: r0-r7 are x0-x7; r8-r11 are free; r12 is IN; r14 is &ks0.
	// x4-x7 are rotated by 'brot'; x12-x15 are rotated by 'drot'.

	// Save keystream for x0-x3
	__ldrd		r8, r9, sp, 96
	__ldrd		r10, r11, sp, 104
	add		X0, X0, r8
	add		X1, X1, r9
	add		X2, X2, r10
	add		X3, X3, r11
	_le32_bswap_4x	X0, X1, X2, X3,  r8
	stmia		r14!, {X0-X3}

	// Save keystream for x4-x7
	__ldrd		r8, r9, sp, 112
	__ldrd		r10, r11, sp, 120
	add		X4, r8, X4, ror #brot
	add		X5, r9, X5, ror #brot
	add		X6, r10, X6, ror #brot
	add		X7, r11, X7, ror #brot
	_le32_bswap_4x	X4, X5, X6, X7,  r8
	  add		r8, sp, #64
	stmia		r14!, {X4-X7}

	// Save keystream for x8-x15
	ldm		r8, {r0-r7}		// (x8-x9,x12-x15,x10-x11)
	__ldrd		r8, r9, sp, 128
	__ldrd		r10, r11, sp, 136
	add		r0, r0, r8		// x8
	add		r1, r1, r9		// x9
	add		r6, r6, r10		// x10
	add		r7, r7, r11		// x11
	_le32_bswap_4x	r0, r1, r6, r7,  r8
	stmia		r14!, {r0,r1,r6,r7}
	__ldrd		r8, r9, sp, 144
	__ldrd		r10, r11, sp, 152
	add		r2, r8, r2, ror #drot	// x12
	add		r3, r9, r3, ror #drot	// x13
	add		r4, r10, r4, ror #drot	// x14
	add		r5, r11, r5, ror #drot	// x15
	_le32_bswap_4x	r2, r3, r4, r5,  r9
	stmia		r14, {r2-r5}

	// Stack: ks0-ks15 unused0-unused7 x0-x15 OUT IN LEN
	// Registers: r8 is block counter, r12 is IN.

	ldr		r9, [sp, #168]		// LEN
	ldr		r14, [sp, #160]		// OUT
	cmp		r9, #64
	  mov		r0, sp
	movle		r1, r9
	movgt		r1, #64
	// r1 is number of bytes to XOR, in range [1, 64]

.if __LINUX_ARM_ARCH__ < 6
	orr		r2, r12, r14
	tst		r2, #3			// IN or OUT misaligned?
	bne		.Lxor_next_byte\@
.endif

	// XOR a word at a time
.rept 16
	subs		r1, #4
	blt		.Lxor_words_done\@
	ldr		r2, [r12], #4
	ldr		r3, [r0], #4
	eor		r2, r2, r3
	str		r2, [r14], #4
.endr
	b		.Lxor_slowpath_done\@
.Lxor_words_done\@:
	ands		r1, r1, #3
	beq		.Lxor_slowpath_done\@

	// XOR a byte at a time
.Lxor_next_byte\@:
	ldrb		r2, [r12], #1
	ldrb		r3, [r0], #1
	eor		r2, r2, r3
	strb		r2, [r14], #1
	subs		r1, #1
	bne		.Lxor_next_byte\@

.Lxor_slowpath_done\@:
	subs		r9, #64
	add		sp, #96
	bgt		.Lprepare_for_next_block\@

.Ldone\@:
.endm	// _chacha

/*
 * void chacha_doarm(u8 *dst, const u8 *src, unsigned int bytes,
 *		     const u32 *state, int nrounds);
 */
ENTRY(chacha_doarm)
	cmp		r2, #0			// len == 0?
	reteq		lr

	ldr		ip, [sp]
	cmp		ip, #12

	push		{r0-r2,r4-r11,lr}

	// Push state x0-x15 onto stack.
	// Also store an extra copy of x10-x11 just before the state.

	add		X12, r3, #48
	ldm		X12, {X12,X13,X14,X15}
	push		{X12,X13,X14,X15}
	sub		sp, sp, #64

	__ldrd		X8_X10, X9_X11, r3, 40
	__strd		X8_X10, X9_X11, sp, 8
	__strd		X8_X10, X9_X11, sp, 56
	ldm		r3, {X0-X9_X11}
	__strd		X0, X1, sp, 16
	__strd		X2, X3, sp, 24
	__strd		X4, X5, sp, 32
	__strd		X6, X7, sp, 40
	__strd		X8_X10, X9_X11, sp, 48

	beq		1f
	_chacha		20

0:	add		sp, #76
	pop		{r4-r11, pc}

1:	_chacha		12
	b		0b
ENDPROC(chacha_doarm)

/*
 * void hchacha_block_arm(const u32 state[16], u32 out[8], int nrounds);
 */
ENTRY(hchacha_block_arm)
	push		{r1,r4-r11,lr}

	cmp		r2, #12			// ChaCha12 ?

	mov		r14, r0
	ldmia		r14!, {r0-r11}		// load x0-x11
	push		{r10-r11}		// store x10-x11 to stack
	ldm		r14, {r10-r12,r14}	// load x12-x15
	sub		sp, #8

	beq		1f
	_chacha_permute	20

	// Skip over (unused0-unused1, x10-x11)
0:	add		sp, #16

	// Fix up rotations of x12-x15
	ror		X12, X12, #drot
	ror		X13, X13, #drot
	  pop		{r4}			// load 'out'
	ror		X14, X14, #drot
	ror		X15, X15, #drot

	// Store (x0-x3,x12-x15) to 'out'
	stm		r4, {X0,X1,X2,X3,X12,X13,X14,X15}

	pop		{r4-r11,pc}

1:	_chacha_permute	12
	b		0b
ENDPROC(hchacha_block_arm)

repo_name: angery/linux


code:
/*
 * Accelerated CRC32(C) using ARM CRC, NEON and Crypto Extensions instructions
 *
 * Copyright (C) 2016 Linaro Ltd <ard.biesheuvel@linaro.org>
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License version 2 as
 * published by the Free Software Foundation.
 */

/* GPL HEADER START
 *
 * DO NOT ALTER OR REMOVE COPYRIGHT NOTICES OR THIS FILE HEADER.
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License version 2 only,
 * as published by the Free Software Foundation.
 *
 * This program is distributed in the hope that it will be useful, but
 * WITHOUT ANY WARRANTY; without even the implied warranty of
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
 * General Public License version 2 for more details (a copy is included
 * in the LICENSE file that accompanied this code).
 *
 * You should have received a copy of the GNU General Public License
 * version 2 along with this program; If not, see http://www.gnu.org/licenses
 *
 * Please  visit http://www.xyratex.com/contact if you need additional
 * information or have any questions.
 *
 * GPL HEADER END
 */

/*
 * Copyright 2012 Xyratex Technology Limited
 *
 * Using hardware provided PCLMULQDQ instruction to accelerate the CRC32
 * calculation.
 * CRC32 polynomial:0x04c11db7(BE)/0xEDB88320(LE)
 * PCLMULQDQ is a new instruction in Intel SSE4.2, the reference can be found
 * at:
 * https://www.intel.com/products/processor/manuals/
 * Intel(R) 64 and IA-32 Architectures Software Developer's Manual
 * Volume 2B: Instruction Set Reference, N-Z
 *
 * Authors:   Gregory Prestas <Gregory_Prestas@us.xyratex.com>
 *	      Alexander Boyko <Alexander_Boyko@xyratex.com>
 */

#include <linux/linkage.h>
#include <asm/assembler.h>

	.text
	.align		6
	.arch		armv8-a
	.arch_extension	crc
	.fpu		crypto-neon-fp-armv8

.Lcrc32_constants:
	/*
	 * [x4*128+32 mod P(x) << 32)]'  << 1   = 0x154442bd4
	 * #define CONSTANT_R1  0x154442bd4LL
	 *
	 * [(x4*128-32 mod P(x) << 32)]' << 1   = 0x1c6e41596
	 * #define CONSTANT_R2  0x1c6e41596LL
	 */
	.quad		0x0000000154442bd4
	.quad		0x00000001c6e41596

	/*
	 * [(x128+32 mod P(x) << 32)]'   << 1   = 0x1751997d0
	 * #define CONSTANT_R3  0x1751997d0LL
	 *
	 * [(x128-32 mod P(x) << 32)]'   << 1   = 0x0ccaa009e
	 * #define CONSTANT_R4  0x0ccaa009eLL
	 */
	.quad		0x00000001751997d0
	.quad		0x00000000ccaa009e

	/*
	 * [(x64 mod P(x) << 32)]'       << 1   = 0x163cd6124
	 * #define CONSTANT_R5  0x163cd6124LL
	 */
	.quad		0x0000000163cd6124
	.quad		0x00000000FFFFFFFF

	/*
	 * #define CRCPOLY_TRUE_LE_FULL 0x1DB710641LL
	 *
	 * Barrett Reduction constant (u64`) = u` = (x**64 / P(x))`
	 *                                                      = 0x1F7011641LL
	 * #define CONSTANT_RU  0x1F7011641LL
	 */
	.quad		0x00000001DB710641
	.quad		0x00000001F7011641

.Lcrc32c_constants:
	.quad		0x00000000740eef02
	.quad		0x000000009e4addf8
	.quad		0x00000000f20c0dfe
	.quad		0x000000014cd00bd6
	.quad		0x00000000dd45aab8
	.quad		0x00000000FFFFFFFF
	.quad		0x0000000105ec76f0
	.quad		0x00000000dea713f1

	dCONSTANTl	.req	d0
	dCONSTANTh	.req	d1
	qCONSTANT	.req	q0

	BUF		.req	r0
	LEN		.req	r1
	CRC		.req	r2

	qzr		.req	q9

	/**
	 * Calculate crc32
	 * BUF - buffer
	 * LEN - sizeof buffer (multiple of 16 bytes), LEN should be > 63
	 * CRC - initial crc32
	 * return %eax crc32
	 * uint crc32_pmull_le(unsigned char const *buffer,
	 *                     size_t len, uint crc32)
	 */
ENTRY(crc32_pmull_le)
	adr		r3, .Lcrc32_constants
	b		0f

ENTRY(crc32c_pmull_le)
	adr		r3, .Lcrc32c_constants

0:	bic		LEN, LEN, #15
	vld1.8		{q1-q2}, [BUF, :128]!
	vld1.8		{q3-q4}, [BUF, :128]!
	vmov.i8		qzr, #0
	vmov.i8		qCONSTANT, #0
	vmov.32		dCONSTANTl[0], CRC
	veor.8		d2, d2, dCONSTANTl
	sub		LEN, LEN, #0x40
	cmp		LEN, #0x40
	blt		less_64

	vld1.64		{qCONSTANT}, [r3]

loop_64:		/* 64 bytes Full cache line folding */
	sub		LEN, LEN, #0x40

	vmull.p64	q5, d3, dCONSTANTh
	vmull.p64	q6, d5, dCONSTANTh
	vmull.p64	q7, d7, dCONSTANTh
	vmull.p64	q8, d9, dCONSTANTh

	vmull.p64	q1, d2, dCONSTANTl
	vmull.p64	q2, d4, dCONSTANTl
	vmull.p64	q3, d6, dCONSTANTl
	vmull.p64	q4, d8, dCONSTANTl

	veor.8		q1, q1, q5
	vld1.8		{q5}, [BUF, :128]!
	veor.8		q2, q2, q6
	vld1.8		{q6}, [BUF, :128]!
	veor.8		q3, q3, q7
	vld1.8		{q7}, [BUF, :128]!
	veor.8		q4, q4, q8
	vld1.8		{q8}, [BUF, :128]!

	veor.8		q1, q1, q5
	veor.8		q2, q2, q6
	veor.8		q3, q3, q7
	veor.8		q4, q4, q8

	cmp		LEN, #0x40
	bge		loop_64

less_64:		/* Folding cache line into 128bit */
	vldr		dCONSTANTl, [r3, #16]
	vldr		dCONSTANTh, [r3, #24]

	vmull.p64	q5, d3, dCONSTANTh
	vmull.p64	q1, d2, dCONSTANTl
	veor.8		q1, q1, q5
	veor.8		q1, q1, q2

	vmull.p64	q5, d3, dCONSTANTh
	vmull.p64	q1, d2, dCONSTANTl
	veor.8		q1, q1, q5
	veor.8		q1, q1, q3

	vmull.p64	q5, d3, dCONSTANTh
	vmull.p64	q1, d2, dCONSTANTl
	veor.8		q1, q1, q5
	veor.8		q1, q1, q4

	teq		LEN, #0
	beq		fold_64

loop_16:		/* Folding rest buffer into 128bit */
	subs		LEN, LEN, #0x10

	vld1.8		{q2}, [BUF, :128]!
	vmull.p64	q5, d3, dCONSTANTh
	vmull.p64	q1, d2, dCONSTANTl
	veor.8		q1, q1, q5
	veor.8		q1, q1, q2

	bne		loop_16

fold_64:
	/* perform the last 64 bit fold, also adds 32 zeroes
	 * to the input stream */
	vmull.p64	q2, d2, dCONSTANTh
	vext.8		q1, q1, qzr, #8
	veor.8		q1, q1, q2

	/* final 32-bit fold */
	vldr		dCONSTANTl, [r3, #32]
	vldr		d6, [r3, #40]
	vmov.i8		d7, #0

	vext.8		q2, q1, qzr, #4
	vand.8		d2, d2, d6
	vmull.p64	q1, d2, dCONSTANTl
	veor.8		q1, q1, q2

	/* Finish up with the bit-reversed barrett reduction 64 ==> 32 bits */
	vldr		dCONSTANTl, [r3, #48]
	vldr		dCONSTANTh, [r3, #56]

	vand.8		q2, q1, q3
	vext.8		q2, qzr, q2, #8
	vmull.p64	q2, d5, dCONSTANTh
	vand.8		q2, q2, q3
	vmull.p64	q2, d4, dCONSTANTl
	veor.8		q1, q1, q2
	vmov		r0, s5

	bx		lr
ENDPROC(crc32_pmull_le)
ENDPROC(crc32c_pmull_le)

	.macro		__crc32, c
	subs		ip, r2, #8
	bmi		.Ltail\c

	tst		r1, #3
	bne		.Lunaligned\c

	teq		ip, #0
.Laligned8\c:
	ldrd		r2, r3, [r1], #8
ARM_BE8(rev		r2, r2		)
ARM_BE8(rev		r3, r3		)
	crc32\c\()w	r0, r0, r2
	crc32\c\()w	r0, r0, r3
	bxeq		lr
	subs		ip, ip, #8
	bpl		.Laligned8\c

.Ltail\c:
	tst		ip, #4
	beq		2f
	ldr		r3, [r1], #4
ARM_BE8(rev		r3, r3		)
	crc32\c\()w	r0, r0, r3

2:	tst		ip, #2
	beq		1f
	ldrh		r3, [r1], #2
ARM_BE8(rev16		r3, r3		)
	crc32\c\()h	r0, r0, r3

1:	tst		ip, #1
	bxeq		lr
	ldrb		r3, [r1]
	crc32\c\()b	r0, r0, r3
	bx		lr

.Lunaligned\c:
	tst		r1, #1
	beq		2f
	ldrb		r3, [r1], #1
	subs		r2, r2, #1
	crc32\c\()b	r0, r0, r3

	tst		r1, #2
	beq		0f
2:	ldrh		r3, [r1], #2
	subs		r2, r2, #2
ARM_BE8(rev16		r3, r3		)
	crc32\c\()h	r0, r0, r3

0:	subs		ip, r2, #8
	bpl		.Laligned8\c
	b		.Ltail\c
	.endm

	.align		5
ENTRY(crc32_armv8_le)
	__crc32
ENDPROC(crc32_armv8_le)

	.align		5
ENTRY(crc32c_armv8_le)
	__crc32		c
ENDPROC(crc32c_armv8_le)


code:
// SPDX-License-Identifier: GPL-2.0-only
/*
 * Accelerated CRC32(C) using ARM CRC, NEON and Crypto Extensions instructions
 *
 * Copyright (C) 2016 Linaro Ltd <ard.biesheuvel@linaro.org>
 */

#include <linux/cpufeature.h>
#include <linux/crc32.h>
#include <linux/init.h>
#include <linux/kernel.h>
#include <linux/module.h>
#include <linux/string.h>

#include <crypto/internal/hash.h>
#include <crypto/internal/simd.h>

#include <asm/hwcap.h>
#include <asm/neon.h>
#include <asm/simd.h>
#include <asm/unaligned.h>

#define PMULL_MIN_LEN		64L	/* minimum size of buffer
					 * for crc32_pmull_le_16 */
#define SCALE_F			16L	/* size of NEON register */

asmlinkage u32 crc32_pmull_le(const u8 buf[], u32 len, u32 init_crc);
asmlinkage u32 crc32_armv8_le(u32 init_crc, const u8 buf[], u32 len);

asmlinkage u32 crc32c_pmull_le(const u8 buf[], u32 len, u32 init_crc);
asmlinkage u32 crc32c_armv8_le(u32 init_crc, const u8 buf[], u32 len);

static u32 (*fallback_crc32)(u32 init_crc, const u8 buf[], u32 len);
static u32 (*fallback_crc32c)(u32 init_crc, const u8 buf[], u32 len);

static int crc32_cra_init(struct crypto_tfm *tfm)
{
	u32 *key = crypto_tfm_ctx(tfm);

	*key = 0;
	return 0;
}

static int crc32c_cra_init(struct crypto_tfm *tfm)
{
	u32 *key = crypto_tfm_ctx(tfm);

	*key = ~0;
	return 0;
}

static int crc32_setkey(struct crypto_shash *hash, const u8 *key,
			unsigned int keylen)
{
	u32 *mctx = crypto_shash_ctx(hash);

	if (keylen != sizeof(u32))
		return -EINVAL;
	*mctx = le32_to_cpup((__le32 *)key);
	return 0;
}

static int crc32_init(struct shash_desc *desc)
{
	u32 *mctx = crypto_shash_ctx(desc->tfm);
	u32 *crc = shash_desc_ctx(desc);

	*crc = *mctx;
	return 0;
}

static int crc32_update(struct shash_desc *desc, const u8 *data,
			unsigned int length)
{
	u32 *crc = shash_desc_ctx(desc);

	*crc = crc32_armv8_le(*crc, data, length);
	return 0;
}

static int crc32c_update(struct shash_desc *desc, const u8 *data,
			 unsigned int length)
{
	u32 *crc = shash_desc_ctx(desc);

	*crc = crc32c_armv8_le(*crc, data, length);
	return 0;
}

static int crc32_final(struct shash_desc *desc, u8 *out)
{
	u32 *crc = shash_desc_ctx(desc);

	put_unaligned_le32(*crc, out);
	return 0;
}

static int crc32c_final(struct shash_desc *desc, u8 *out)
{
	u32 *crc = shash_desc_ctx(desc);

	put_unaligned_le32(~*crc, out);
	return 0;
}

static int crc32_pmull_update(struct shash_desc *desc, const u8 *data,
			      unsigned int length)
{
	u32 *crc = shash_desc_ctx(desc);
	unsigned int l;

	if (crypto_simd_usable()) {
		if ((u32)data % SCALE_F) {
			l = min_t(u32, length, SCALE_F - ((u32)data % SCALE_F));

			*crc = fallback_crc32(*crc, data, l);

			data += l;
			length -= l;
		}

		if (length >= PMULL_MIN_LEN) {
			l = round_down(length, SCALE_F);

			kernel_neon_begin();
			*crc = crc32_pmull_le(data, l, *crc);
			kernel_neon_end();

			data += l;
			length -= l;
		}
	}

	if (length > 0)
		*crc = fallback_crc32(*crc, data, length);

	return 0;
}

static int crc32c_pmull_update(struct shash_desc *desc, const u8 *data,
			       unsigned int length)
{
	u32 *crc = shash_desc_ctx(desc);
	unsigned int l;

	if (crypto_simd_usable()) {
		if ((u32)data % SCALE_F) {
			l = min_t(u32, length, SCALE_F - ((u32)data % SCALE_F));

			*crc = fallback_crc32c(*crc, data, l);

			data += l;
			length -= l;
		}

		if (length >= PMULL_MIN_LEN) {
			l = round_down(length, SCALE_F);

			kernel_neon_begin();
			*crc = crc32c_pmull_le(data, l, *crc);
			kernel_neon_end();

			data += l;
			length -= l;
		}
	}

	if (length > 0)
		*crc = fallback_crc32c(*crc, data, length);

	return 0;
}

static struct shash_alg crc32_pmull_algs[] = { {
	.setkey			= crc32_setkey,
	.init			= crc32_init,
	.update			= crc32_update,
	.final			= crc32_final,
	.descsize		= sizeof(u32),
	.digestsize		= sizeof(u32),

	.base.cra_ctxsize	= sizeof(u32),
	.base.cra_init		= crc32_cra_init,
	.base.cra_name		= "crc32",
	.base.cra_driver_name	= "crc32-arm-ce",
	.base.cra_priority	= 200,
	.base.cra_flags		= CRYPTO_ALG_OPTIONAL_KEY,
	.base.cra_blocksize	= 1,
	.base.cra_module	= THIS_MODULE,
}, {
	.setkey			= crc32_setkey,
	.init			= crc32_init,
	.update			= crc32c_update,
	.final			= crc32c_final,
	.descsize		= sizeof(u32),
	.digestsize		= sizeof(u32),

	.base.cra_ctxsize	= sizeof(u32),
	.base.cra_init		= crc32c_cra_init,
	.base.cra_name		= "crc32c",
	.base.cra_driver_name	= "crc32c-arm-ce",
	.base.cra_priority	= 200,
	.base.cra_flags		= CRYPTO_ALG_OPTIONAL_KEY,
	.base.cra_blocksize	= 1,
	.base.cra_module	= THIS_MODULE,
} };

static int __init crc32_pmull_mod_init(void)
{
	if (elf_hwcap2 & HWCAP2_PMULL) {
		crc32_pmull_algs[0].update = crc32_pmull_update;
		crc32_pmull_algs[1].update = crc32c_pmull_update;

		if (elf_hwcap2 & HWCAP2_CRC32) {
			fallback_crc32 = crc32_armv8_le;
			fallback_crc32c = crc32c_armv8_le;
		} else {
			fallback_crc32 = crc32_le;
			fallback_crc32c = __crc32c_le;
		}
	} else if (!(elf_hwcap2 & HWCAP2_CRC32)) {
		return -ENODEV;
	}

	return crypto_register_shashes(crc32_pmull_algs,
				       ARRAY_SIZE(crc32_pmull_algs));
}

static void __exit crc32_pmull_mod_exit(void)
{
	crypto_unregister_shashes(crc32_pmull_algs,
				  ARRAY_SIZE(crc32_pmull_algs));
}

static const struct cpu_feature __maybe_unused crc32_cpu_feature[] = {
	{ cpu_feature(CRC32) }, { cpu_feature(PMULL) }, { }
};
MODULE_DEVICE_TABLE(cpu, crc32_cpu_feature);

module_init(crc32_pmull_mod_init);
module_exit(crc32_pmull_mod_exit);

MODULE_AUTHOR("Ard Biesheuvel <ard.biesheuvel@linaro.org>");
MODULE_LICENSE("GPL v2");
MODULE_ALIAS_CRYPTO("crc32");
MODULE_ALIAS_CRYPTO("crc32c");


code:
//
// Accelerated CRC-T10DIF using ARM NEON and Crypto Extensions instructions
//
// Copyright (C) 2016 Linaro Ltd <ard.biesheuvel@linaro.org>
// Copyright (C) 2019 Google LLC <ebiggers@google.com>
//
// This program is free software; you can redistribute it and/or modify
// it under the terms of the GNU General Public License version 2 as
// published by the Free Software Foundation.
//

// Derived from the x86 version:
//
// Implement fast CRC-T10DIF computation with SSE and PCLMULQDQ instructions
//
// Copyright (c) 2013, Intel Corporation
//
// Authors:
//     Erdinc Ozturk <erdinc.ozturk@intel.com>
//     Vinodh Gopal <vinodh.gopal@intel.com>
//     James Guilford <james.guilford@intel.com>
//     Tim Chen <tim.c.chen@linux.intel.com>
//
// This software is available to you under a choice of one of two
// licenses.  You may choose to be licensed under the terms of the GNU
// General Public License (GPL) Version 2, available from the file
// COPYING in the main directory of this source tree, or the
// OpenIB.org BSD license below:
//
// Redistribution and use in source and binary forms, with or without
// modification, are permitted provided that the following conditions are
// met:
//
// * Redistributions of source code must retain the above copyright
//   notice, this list of conditions and the following disclaimer.
//
// * Redistributions in binary form must reproduce the above copyright
//   notice, this list of conditions and the following disclaimer in the
//   documentation and/or other materials provided with the
//   distribution.
//
// * Neither the name of the Intel Corporation nor the names of its
//   contributors may be used to endorse or promote products derived from
//   this software without specific prior written permission.
//
//
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//
//       Reference paper titled "Fast CRC Computation for Generic
//	Polynomials Using PCLMULQDQ Instruction"
//       URL: http://www.intel.com/content/dam/www/public/us/en/documents
//  /white-papers/fast-crc-computation-generic-polynomials-pclmulqdq-paper.pdf
//

#include <linux/linkage.h>
#include <asm/assembler.h>

#ifdef CONFIG_CPU_ENDIAN_BE8
#define CPU_LE(code...)
#else
#define CPU_LE(code...)		code
#endif

	.text
	.arch		armv8-a
	.fpu		crypto-neon-fp-armv8

	init_crc	.req	r0
	buf		.req	r1
	len		.req	r2

	fold_consts_ptr	.req	ip

	q0l		.req	d0
	q0h		.req	d1
	q1l		.req	d2
	q1h		.req	d3
	q2l		.req	d4
	q2h		.req	d5
	q3l		.req	d6
	q3h		.req	d7
	q4l		.req	d8
	q4h		.req	d9
	q5l		.req	d10
	q5h		.req	d11
	q6l		.req	d12
	q6h		.req	d13
	q7l		.req	d14
	q7h		.req	d15
	q8l		.req	d16
	q8h		.req	d17
	q9l		.req	d18
	q9h		.req	d19
	q10l		.req	d20
	q10h		.req	d21
	q11l		.req	d22
	q11h		.req	d23
	q12l		.req	d24
	q12h		.req	d25

	FOLD_CONSTS	.req	q10
	FOLD_CONST_L	.req	q10l
	FOLD_CONST_H	.req	q10h

	// Fold reg1, reg2 into the next 32 data bytes, storing the result back
	// into reg1, reg2.
	.macro		fold_32_bytes, reg1, reg2
	vld1.64		{q11-q12}, [buf]!

	vmull.p64	q8, \reg1\()h, FOLD_CONST_H
	vmull.p64	\reg1, \reg1\()l, FOLD_CONST_L
	vmull.p64	q9, \reg2\()h, FOLD_CONST_H
	vmull.p64	\reg2, \reg2\()l, FOLD_CONST_L

CPU_LE(	vrev64.8	q11, q11	)
CPU_LE(	vrev64.8	q12, q12	)
	vswp		q11l, q11h
	vswp		q12l, q12h

	veor.8		\reg1, \reg1, q8
	veor.8		\reg2, \reg2, q9
	veor.8		\reg1, \reg1, q11
	veor.8		\reg2, \reg2, q12
	.endm

	// Fold src_reg into dst_reg, optionally loading the next fold constants
	.macro		fold_16_bytes, src_reg, dst_reg, load_next_consts
	vmull.p64	q8, \src_reg\()l, FOLD_CONST_L
	vmull.p64	\src_reg, \src_reg\()h, FOLD_CONST_H
	.ifnb		\load_next_consts
	vld1.64		{FOLD_CONSTS}, [fold_consts_ptr, :128]!
	.endif
	veor.8		\dst_reg, \dst_reg, q8
	veor.8		\dst_reg, \dst_reg, \src_reg
	.endm

	.macro		__adrl, out, sym
	movw		\out, #:lower16:\sym
	movt		\out, #:upper16:\sym
	.endm

//
// u16 crc_t10dif_pmull(u16 init_crc, const u8 *buf, size_t len);
//
// Assumes len >= 16.
//
ENTRY(crc_t10dif_pmull)

	// For sizes less than 256 bytes, we can't fold 128 bytes at a time.
	cmp		len, #256
	blt		.Lless_than_256_bytes

	__adrl		fold_consts_ptr, .Lfold_across_128_bytes_consts

	// Load the first 128 data bytes.  Byte swapping is necessary to make
	// the bit order match the polynomial coefficient order.
	vld1.64		{q0-q1}, [buf]!
	vld1.64		{q2-q3}, [buf]!
	vld1.64		{q4-q5}, [buf]!
	vld1.64		{q6-q7}, [buf]!
CPU_LE(	vrev64.8	q0, q0	)
CPU_LE(	vrev64.8	q1, q1	)
CPU_LE(	vrev64.8	q2, q2	)
CPU_LE(	vrev64.8	q3, q3	)
CPU_LE(	vrev64.8	q4, q4	)
CPU_LE(	vrev64.8	q5, q5	)
CPU_LE(	vrev64.8	q6, q6	)
CPU_LE(	vrev64.8	q7, q7	)
	vswp		q0l, q0h
	vswp		q1l, q1h
	vswp		q2l, q2h
	vswp		q3l, q3h
	vswp		q4l, q4h
	vswp		q5l, q5h
	vswp		q6l, q6h
	vswp		q7l, q7h

	// XOR the first 16 data *bits* with the initial CRC value.
	vmov.i8		q8h, #0
	vmov.u16	q8h[3], init_crc
	veor		q0h, q0h, q8h

	// Load the constants for folding across 128 bytes.
	vld1.64		{FOLD_CONSTS}, [fold_consts_ptr, :128]!

	// Subtract 128 for the 128 data bytes just consumed.  Subtract another
	// 128 to simplify the termination condition of the following loop.
	sub		len, len, #256

	// While >= 128 data bytes remain (not counting q0-q7), fold the 128
	// bytes q0-q7 into them, storing the result back into q0-q7.
.Lfold_128_bytes_loop:
	fold_32_bytes	q0, q1
	fold_32_bytes	q2, q3
	fold_32_bytes	q4, q5
	fold_32_bytes	q6, q7
	subs		len, len, #128
	bge		.Lfold_128_bytes_loop

	// Now fold the 112 bytes in q0-q6 into the 16 bytes in q7.

	// Fold across 64 bytes.
	vld1.64		{FOLD_CONSTS}, [fold_consts_ptr, :128]!
	fold_16_bytes	q0, q4
	fold_16_bytes	q1, q5
	fold_16_bytes	q2, q6
	fold_16_bytes	q3, q7, 1
	// Fold across 32 bytes.
	fold_16_bytes	q4, q6
	fold_16_bytes	q5, q7, 1
	// Fold across 16 bytes.
	fold_16_bytes	q6, q7

	// Add 128 to get the correct number of data bytes remaining in 0...127
	// (not counting q7), following the previous extra subtraction by 128.
	// Then subtract 16 to simplify the termination condition of the
	// following loop.
	adds		len, len, #(128-16)

	// While >= 16 data bytes remain (not counting q7), fold the 16 bytes q7
	// into them, storing the result back into q7.
	blt		.Lfold_16_bytes_loop_done
.Lfold_16_bytes_loop:
	vmull.p64	q8, q7l, FOLD_CONST_L
	vmull.p64	q7, q7h, FOLD_CONST_H
	veor.8		q7, q7, q8
	vld1.64		{q0}, [buf]!
CPU_LE(	vrev64.8	q0, q0	)
	vswp		q0l, q0h
	veor.8		q7, q7, q0
	subs		len, len, #16
	bge		.Lfold_16_bytes_loop

.Lfold_16_bytes_loop_done:
	// Add 16 to get the correct number of data bytes remaining in 0...15
	// (not counting q7), following the previous extra subtraction by 16.
	adds		len, len, #16
	beq		.Lreduce_final_16_bytes

.Lhandle_partial_segment:
	// Reduce the last '16 + len' bytes where 1 <= len <= 15 and the first
	// 16 bytes are in q7 and the rest are the remaining data in 'buf'.  To
	// do this without needing a fold constant for each possible 'len',
	// redivide the bytes into a first chunk of 'len' bytes and a second
	// chunk of 16 bytes, then fold the first chunk into the second.

	// q0 = last 16 original data bytes
	add		buf, buf, len
	sub		buf, buf, #16
	vld1.64		{q0}, [buf]
CPU_LE(	vrev64.8	q0, q0	)
	vswp		q0l, q0h

	// q1 = high order part of second chunk: q7 left-shifted by 'len' bytes.
	__adrl		r3, .Lbyteshift_table + 16
	sub		r3, r3, len
	vld1.8		{q2}, [r3]
	vtbl.8		q1l, {q7l-q7h}, q2l
	vtbl.8		q1h, {q7l-q7h}, q2h

	// q3 = first chunk: q7 right-shifted by '16-len' bytes.
	vmov.i8		q3, #0x80
	veor.8		q2, q2, q3
	vtbl.8		q3l, {q7l-q7h}, q2l
	vtbl.8		q3h, {q7l-q7h}, q2h

	// Convert to 8-bit masks: 'len' 0x00 bytes, then '16-len' 0xff bytes.
	vshr.s8		q2, q2, #7

	// q2 = second chunk: 'len' bytes from q0 (low-order bytes),
	// then '16-len' bytes from q1 (high-order bytes).
	vbsl.8		q2, q1, q0

	// Fold the first chunk into the second chunk, storing the result in q7.
	vmull.p64	q0, q3l, FOLD_CONST_L
	vmull.p64	q7, q3h, FOLD_CONST_H
	veor.8		q7, q7, q0
	veor.8		q7, q7, q2

.Lreduce_final_16_bytes:
	// Reduce the 128-bit value M(x), stored in q7, to the final 16-bit CRC.

	// Load 'x^48 * (x^48 mod G(x))' and 'x^48 * (x^80 mod G(x))'.
	vld1.64		{FOLD_CONSTS}, [fold_consts_ptr, :128]!

	// Fold the high 64 bits into the low 64 bits, while also multiplying by
	// x^64.  This produces a 128-bit value congruent to x^64 * M(x) and
	// whose low 48 bits are 0.
	vmull.p64	q0, q7h, FOLD_CONST_H	// high bits * x^48 * (x^80 mod G(x))
	veor.8		q0h, q0h, q7l		// + low bits * x^64

	// Fold the high 32 bits into the low 96 bits.  This produces a 96-bit
	// value congruent to x^64 * M(x) and whose low 48 bits are 0.
	vmov.i8		q1, #0
	vmov		s4, s3			// extract high 32 bits
	vmov		s3, s5			// zero high 32 bits
	vmull.p64	q1, q1l, FOLD_CONST_L	// high 32 bits * x^48 * (x^48 mod G(x))
	veor.8		q0, q0, q1		// + low bits

	// Load G(x) and floor(x^48 / G(x)).
	vld1.64		{FOLD_CONSTS}, [fold_consts_ptr, :128]

	// Use Barrett reduction to compute the final CRC value.
	vmull.p64	q1, q0h, FOLD_CONST_H	// high 32 bits * floor(x^48 / G(x))
	vshr.u64	q1l, q1l, #32		// /= x^32
	vmull.p64	q1, q1l, FOLD_CONST_L	// *= G(x)
	vshr.u64	q0l, q0l, #48
	veor.8		q0l, q0l, q1l		// + low 16 nonzero bits
	// Final CRC value (x^16 * M(x)) mod G(x) is in low 16 bits of q0.

	vmov.u16	r0, q0l[0]
	bx		lr

.Lless_than_256_bytes:
	// Checksumming a buffer of length 16...255 bytes

	__adrl		fold_consts_ptr, .Lfold_across_16_bytes_consts

	// Load the first 16 data bytes.
	vld1.64		{q7}, [buf]!
CPU_LE(	vrev64.8	q7, q7	)
	vswp		q7l, q7h

	// XOR the first 16 data *bits* with the initial CRC value.
	vmov.i8		q0h, #0
	vmov.u16	q0h[3], init_crc
	veor.8		q7h, q7h, q0h

	// Load the fold-across-16-bytes constants.
	vld1.64		{FOLD_CONSTS}, [fold_consts_ptr, :128]!

	cmp		len, #16
	beq		.Lreduce_final_16_bytes		// len == 16
	subs		len, len, #32
	addlt		len, len, #16
	blt		.Lhandle_partial_segment	// 17 <= len <= 31
	b		.Lfold_16_bytes_loop		// 32 <= len <= 255
ENDPROC(crc_t10dif_pmull)

	.section	".rodata", "a"
	.align		4

// Fold constants precomputed from the polynomial 0x18bb7
// G(x) = x^16 + x^15 + x^11 + x^9 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + x^0
.Lfold_across_128_bytes_consts:
	.quad		0x0000000000006123	// x^(8*128)	mod G(x)
	.quad		0x0000000000002295	// x^(8*128+64)	mod G(x)
// .Lfold_across_64_bytes_consts:
	.quad		0x0000000000001069	// x^(4*128)	mod G(x)
	.quad		0x000000000000dd31	// x^(4*128+64)	mod G(x)
// .Lfold_across_32_bytes_consts:
	.quad		0x000000000000857d	// x^(2*128)	mod G(x)
	.quad		0x0000000000007acc	// x^(2*128+64)	mod G(x)
.Lfold_across_16_bytes_consts:
	.quad		0x000000000000a010	// x^(1*128)	mod G(x)
	.quad		0x0000000000001faa	// x^(1*128+64)	mod G(x)
// .Lfinal_fold_consts:
	.quad		0x1368000000000000	// x^48 * (x^48 mod G(x))
	.quad		0x2d56000000000000	// x^48 * (x^80 mod G(x))
// .Lbarrett_reduction_consts:
	.quad		0x0000000000018bb7	// G(x)
	.quad		0x00000001f65a57f8	// floor(x^48 / G(x))

// For 1 <= len <= 15, the 16-byte vector beginning at &byteshift_table[16 -
// len] is the index vector to shift left by 'len' bytes, and is also {0x80,
// ..., 0x80} XOR the index vector to shift right by '16 - len' bytes.
.Lbyteshift_table:
	.byte		 0x0, 0x81, 0x82, 0x83, 0x84, 0x85, 0x86, 0x87
	.byte		0x88, 0x89, 0x8a, 0x8b, 0x8c, 0x8d, 0x8e, 0x8f
	.byte		 0x0,  0x1,  0x2,  0x3,  0x4,  0x5,  0x6,  0x7
	.byte		 0x8,  0x9,  0xa,  0xb,  0xc,  0xd,  0xe , 0x0


code:
// SPDX-License-Identifier: GPL-2.0-only
/*
 * Accelerated CRC-T10DIF using ARM NEON and Crypto Extensions instructions
 *
 * Copyright (C) 2016 Linaro Ltd <ard.biesheuvel@linaro.org>
 */

#include <linux/crc-t10dif.h>
#include <linux/init.h>
#include <linux/kernel.h>
#include <linux/module.h>
#include <linux/string.h>

#include <crypto/internal/hash.h>
#include <crypto/internal/simd.h>

#include <asm/neon.h>
#include <asm/simd.h>

#define CRC_T10DIF_PMULL_CHUNK_SIZE	16U

asmlinkage u16 crc_t10dif_pmull(u16 init_crc, const u8 *buf, size_t len);

static int crct10dif_init(struct shash_desc *desc)
{
	u16 *crc = shash_desc_ctx(desc);

	*crc = 0;
	return 0;
}

static int crct10dif_update(struct shash_desc *desc, const u8 *data,
			    unsigned int length)
{
	u16 *crc = shash_desc_ctx(desc);

	if (length >= CRC_T10DIF_PMULL_CHUNK_SIZE && crypto_simd_usable()) {
		kernel_neon_begin();
		*crc = crc_t10dif_pmull(*crc, data, length);
		kernel_neon_end();
	} else {
		*crc = crc_t10dif_generic(*crc, data, length);
	}

	return 0;
}

static int crct10dif_final(struct shash_desc *desc, u8 *out)
{
	u16 *crc = shash_desc_ctx(desc);

	*(u16 *)out = *crc;
	return 0;
}

static struct shash_alg crc_t10dif_alg = {
	.digestsize		= CRC_T10DIF_DIGEST_SIZE,
	.init			= crct10dif_init,
	.update			= crct10dif_update,
	.final			= crct10dif_final,
	.descsize		= CRC_T10DIF_DIGEST_SIZE,

	.base.cra_name		= "crct10dif",
	.base.cra_driver_name	= "crct10dif-arm-ce",
	.base.cra_priority	= 200,
	.base.cra_blocksize	= CRC_T10DIF_BLOCK_SIZE,
	.base.cra_module	= THIS_MODULE,
};

static int __init crc_t10dif_mod_init(void)
{
	if (!(elf_hwcap2 & HWCAP2_PMULL))
		return -ENODEV;

	return crypto_register_shash(&crc_t10dif_alg);
}

static void __exit crc_t10dif_mod_exit(void)
{
	crypto_unregister_shash(&crc_t10dif_alg);
}

module_init(crc_t10dif_mod_init);
module_exit(crc_t10dif_mod_exit);

MODULE_AUTHOR("Ard Biesheuvel <ard.biesheuvel@linaro.org>");
MODULE_LICENSE("GPL v2");
MODULE_ALIAS_CRYPTO("crct10dif");


code:
/* SPDX-License-Identifier: GPL-2.0 OR MIT */
/*
 * Copyright (C) 2015-2019 Jason A. Donenfeld <Jason@zx2c4.com>. All Rights Reserved.
 *
 * Based on public domain code from Daniel J. Bernstein and Peter Schwabe. This
 * began from SUPERCOP's curve25519/neon2/scalarmult.s, but has subsequently been
 * manually reworked for use in kernel space.
 */

#include <linux/linkage.h>

.text
.arch armv7-a
.fpu neon
.align 4

ENTRY(curve25519_neon)
	push		{r4-r11, lr}
	mov		ip, sp
	sub		r3, sp, #704
	and		r3, r3, #0xfffffff0
	mov		sp, r3
	movw		r4, #0
	movw		r5, #254
	vmov.i32	q0, #1
	vshr.u64	q1, q0, #7
	vshr.u64	q0, q0, #8
	vmov.i32	d4, #19
	vmov.i32	d5, #38
	add		r6, sp, #480
	vst1.8		{d2-d3}, [r6, : 128]!
	vst1.8		{d0-d1}, [r6, : 128]!
	vst1.8		{d4-d5}, [r6, : 128]
	add		r6, r3, #0
	vmov.i32	q2, #0
	vst1.8		{d4-d5}, [r6, : 128]!
	vst1.8		{d4-d5}, [r6, : 128]!
	vst1.8		d4, [r6, : 64]
	add		r6, r3, #0
	movw		r7, #960
	sub		r7, r7, #2
	neg		r7, r7
	sub		r7, r7, r7, LSL #7
	str		r7, [r6]
	add		r6, sp, #672
	vld1.8		{d4-d5}, [r1]!
	vld1.8		{d6-d7}, [r1]
	vst1.8		{d4-d5}, [r6, : 128]!
	vst1.8		{d6-d7}, [r6, : 128]
	sub		r1, r6, #16
	ldrb		r6, [r1]
	and		r6, r6, #248
	strb		r6, [r1]
	ldrb		r6, [r1, #31]
	and		r6, r6, #127
	orr		r6, r6, #64
	strb		r6, [r1, #31]
	vmov.i64	q2, #0xffffffff
	vshr.u64	q3, q2, #7
	vshr.u64	q2, q2, #6
	vld1.8		{d8}, [r2]
	vld1.8		{d10}, [r2]
	add		r2, r2, #6
	vld1.8		{d12}, [r2]
	vld1.8		{d14}, [r2]
	add		r2, r2, #6
	vld1.8		{d16}, [r2]
	add		r2, r2, #4
	vld1.8		{d18}, [r2]
	vld1.8		{d20}, [r2]
	add		r2, r2, #6
	vld1.8		{d22}, [r2]
	add		r2, r2, #2
	vld1.8		{d24}, [r2]
	vld1.8		{d26}, [r2]
	vshr.u64	q5, q5, #26
	vshr.u64	q6, q6, #3
	vshr.u64	q7, q7, #29
	vshr.u64	q8, q8, #6
	vshr.u64	q10, q10, #25
	vshr.u64	q11, q11, #3
	vshr.u64	q12, q12, #12
	vshr.u64	q13, q13, #38
	vand		q4, q4, q2
	vand		q6, q6, q2
	vand		q8, q8, q2
	vand		q10, q10, q2
	vand		q2, q12, q2
	vand		q5, q5, q3
	vand		q7, q7, q3
	vand		q9, q9, q3
	vand		q11, q11, q3
	vand		q3, q13, q3
	add		r2, r3, #48
	vadd.i64	q12, q4, q1
	vadd.i64	q13, q10, q1
	vshr.s64	q12, q12, #26
	vshr.s64	q13, q13, #26
	vadd.i64	q5, q5, q12
	vshl.i64	q12, q12, #26
	vadd.i64	q14, q5, q0
	vadd.i64	q11, q11, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q15, q11, q0
	vsub.i64	q4, q4, q12
	vshr.s64	q12, q14, #25
	vsub.i64	q10, q10, q13
	vshr.s64	q13, q15, #25
	vadd.i64	q6, q6, q12
	vshl.i64	q12, q12, #25
	vadd.i64	q14, q6, q1
	vadd.i64	q2, q2, q13
	vsub.i64	q5, q5, q12
	vshr.s64	q12, q14, #26
	vshl.i64	q13, q13, #25
	vadd.i64	q14, q2, q1
	vadd.i64	q7, q7, q12
	vshl.i64	q12, q12, #26
	vadd.i64	q15, q7, q0
	vsub.i64	q11, q11, q13
	vshr.s64	q13, q14, #26
	vsub.i64	q6, q6, q12
	vshr.s64	q12, q15, #25
	vadd.i64	q3, q3, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q14, q3, q0
	vadd.i64	q8, q8, q12
	vshl.i64	q12, q12, #25
	vadd.i64	q15, q8, q1
	add		r2, r2, #8
	vsub.i64	q2, q2, q13
	vshr.s64	q13, q14, #25
	vsub.i64	q7, q7, q12
	vshr.s64	q12, q15, #26
	vadd.i64	q14, q13, q13
	vadd.i64	q9, q9, q12
	vtrn.32		d12, d14
	vshl.i64	q12, q12, #26
	vtrn.32		d13, d15
	vadd.i64	q0, q9, q0
	vadd.i64	q4, q4, q14
	vst1.8		d12, [r2, : 64]!
	vshl.i64	q6, q13, #4
	vsub.i64	q7, q8, q12
	vshr.s64	q0, q0, #25
	vadd.i64	q4, q4, q6
	vadd.i64	q6, q10, q0
	vshl.i64	q0, q0, #25
	vadd.i64	q8, q6, q1
	vadd.i64	q4, q4, q13
	vshl.i64	q10, q13, #25
	vadd.i64	q1, q4, q1
	vsub.i64	q0, q9, q0
	vshr.s64	q8, q8, #26
	vsub.i64	q3, q3, q10
	vtrn.32		d14, d0
	vshr.s64	q1, q1, #26
	vtrn.32		d15, d1
	vadd.i64	q0, q11, q8
	vst1.8		d14, [r2, : 64]
	vshl.i64	q7, q8, #26
	vadd.i64	q5, q5, q1
	vtrn.32		d4, d6
	vshl.i64	q1, q1, #26
	vtrn.32		d5, d7
	vsub.i64	q3, q6, q7
	add		r2, r2, #16
	vsub.i64	q1, q4, q1
	vst1.8		d4, [r2, : 64]
	vtrn.32		d6, d0
	vtrn.32		d7, d1
	sub		r2, r2, #8
	vtrn.32		d2, d10
	vtrn.32		d3, d11
	vst1.8		d6, [r2, : 64]
	sub		r2, r2, #24
	vst1.8		d2, [r2, : 64]
	add		r2, r3, #96
	vmov.i32	q0, #0
	vmov.i64	d2, #0xff
	vmov.i64	d3, #0
	vshr.u32	q1, q1, #7
	vst1.8		{d2-d3}, [r2, : 128]!
	vst1.8		{d0-d1}, [r2, : 128]!
	vst1.8		d0, [r2, : 64]
	add		r2, r3, #144
	vmov.i32	q0, #0
	vst1.8		{d0-d1}, [r2, : 128]!
	vst1.8		{d0-d1}, [r2, : 128]!
	vst1.8		d0, [r2, : 64]
	add		r2, r3, #240
	vmov.i32	q0, #0
	vmov.i64	d2, #0xff
	vmov.i64	d3, #0
	vshr.u32	q1, q1, #7
	vst1.8		{d2-d3}, [r2, : 128]!
	vst1.8		{d0-d1}, [r2, : 128]!
	vst1.8		d0, [r2, : 64]
	add		r2, r3, #48
	add		r6, r3, #192
	vld1.8		{d0-d1}, [r2, : 128]!
	vld1.8		{d2-d3}, [r2, : 128]!
	vld1.8		{d4}, [r2, : 64]
	vst1.8		{d0-d1}, [r6, : 128]!
	vst1.8		{d2-d3}, [r6, : 128]!
	vst1.8		d4, [r6, : 64]
.Lmainloop:
	mov		r2, r5, LSR #3
	and		r6, r5, #7
	ldrb		r2, [r1, r2]
	mov		r2, r2, LSR r6
	and		r2, r2, #1
	str		r5, [sp, #456]
	eor		r4, r4, r2
	str		r2, [sp, #460]
	neg		r2, r4
	add		r4, r3, #96
	add		r5, r3, #192
	add		r6, r3, #144
	vld1.8		{d8-d9}, [r4, : 128]!
	add		r7, r3, #240
	vld1.8		{d10-d11}, [r5, : 128]!
	veor		q6, q4, q5
	vld1.8		{d14-d15}, [r6, : 128]!
	vdup.i32	q8, r2
	vld1.8		{d18-d19}, [r7, : 128]!
	veor		q10, q7, q9
	vld1.8		{d22-d23}, [r4, : 128]!
	vand		q6, q6, q8
	vld1.8		{d24-d25}, [r5, : 128]!
	vand		q10, q10, q8
	vld1.8		{d26-d27}, [r6, : 128]!
	veor		q4, q4, q6
	vld1.8		{d28-d29}, [r7, : 128]!
	veor		q5, q5, q6
	vld1.8		{d0}, [r4, : 64]
	veor		q6, q7, q10
	vld1.8		{d2}, [r5, : 64]
	veor		q7, q9, q10
	vld1.8		{d4}, [r6, : 64]
	veor		q9, q11, q12
	vld1.8		{d6}, [r7, : 64]
	veor		q10, q0, q1
	sub		r2, r4, #32
	vand		q9, q9, q8
	sub		r4, r5, #32
	vand		q10, q10, q8
	sub		r5, r6, #32
	veor		q11, q11, q9
	sub		r6, r7, #32
	veor		q0, q0, q10
	veor		q9, q12, q9
	veor		q1, q1, q10
	veor		q10, q13, q14
	veor		q12, q2, q3
	vand		q10, q10, q8
	vand		q8, q12, q8
	veor		q12, q13, q10
	veor		q2, q2, q8
	veor		q10, q14, q10
	veor		q3, q3, q8
	vadd.i32	q8, q4, q6
	vsub.i32	q4, q4, q6
	vst1.8		{d16-d17}, [r2, : 128]!
	vadd.i32	q6, q11, q12
	vst1.8		{d8-d9}, [r5, : 128]!
	vsub.i32	q4, q11, q12
	vst1.8		{d12-d13}, [r2, : 128]!
	vadd.i32	q6, q0, q2
	vst1.8		{d8-d9}, [r5, : 128]!
	vsub.i32	q0, q0, q2
	vst1.8		d12, [r2, : 64]
	vadd.i32	q2, q5, q7
	vst1.8		d0, [r5, : 64]
	vsub.i32	q0, q5, q7
	vst1.8		{d4-d5}, [r4, : 128]!
	vadd.i32	q2, q9, q10
	vst1.8		{d0-d1}, [r6, : 128]!
	vsub.i32	q0, q9, q10
	vst1.8		{d4-d5}, [r4, : 128]!
	vadd.i32	q2, q1, q3
	vst1.8		{d0-d1}, [r6, : 128]!
	vsub.i32	q0, q1, q3
	vst1.8		d4, [r4, : 64]
	vst1.8		d0, [r6, : 64]
	add		r2, sp, #512
	add		r4, r3, #96
	add		r5, r3, #144
	vld1.8		{d0-d1}, [r2, : 128]
	vld1.8		{d2-d3}, [r4, : 128]!
	vld1.8		{d4-d5}, [r5, : 128]!
	vzip.i32	q1, q2
	vld1.8		{d6-d7}, [r4, : 128]!
	vld1.8		{d8-d9}, [r5, : 128]!
	vshl.i32	q5, q1, #1
	vzip.i32	q3, q4
	vshl.i32	q6, q2, #1
	vld1.8		{d14}, [r4, : 64]
	vshl.i32	q8, q3, #1
	vld1.8		{d15}, [r5, : 64]
	vshl.i32	q9, q4, #1
	vmul.i32	d21, d7, d1
	vtrn.32		d14, d15
	vmul.i32	q11, q4, q0
	vmul.i32	q0, q7, q0
	vmull.s32	q12, d2, d2
	vmlal.s32	q12, d11, d1
	vmlal.s32	q12, d12, d0
	vmlal.s32	q12, d13, d23
	vmlal.s32	q12, d16, d22
	vmlal.s32	q12, d7, d21
	vmull.s32	q10, d2, d11
	vmlal.s32	q10, d4, d1
	vmlal.s32	q10, d13, d0
	vmlal.s32	q10, d6, d23
	vmlal.s32	q10, d17, d22
	vmull.s32	q13, d10, d4
	vmlal.s32	q13, d11, d3
	vmlal.s32	q13, d13, d1
	vmlal.s32	q13, d16, d0
	vmlal.s32	q13, d17, d23
	vmlal.s32	q13, d8, d22
	vmull.s32	q1, d10, d5
	vmlal.s32	q1, d11, d4
	vmlal.s32	q1, d6, d1
	vmlal.s32	q1, d17, d0
	vmlal.s32	q1, d8, d23
	vmull.s32	q14, d10, d6
	vmlal.s32	q14, d11, d13
	vmlal.s32	q14, d4, d4
	vmlal.s32	q14, d17, d1
	vmlal.s32	q14, d18, d0
	vmlal.s32	q14, d9, d23
	vmull.s32	q11, d10, d7
	vmlal.s32	q11, d11, d6
	vmlal.s32	q11, d12, d5
	vmlal.s32	q11, d8, d1
	vmlal.s32	q11, d19, d0
	vmull.s32	q15, d10, d8
	vmlal.s32	q15, d11, d17
	vmlal.s32	q15, d12, d6
	vmlal.s32	q15, d13, d5
	vmlal.s32	q15, d19, d1
	vmlal.s32	q15, d14, d0
	vmull.s32	q2, d10, d9
	vmlal.s32	q2, d11, d8
	vmlal.s32	q2, d12, d7
	vmlal.s32	q2, d13, d6
	vmlal.s32	q2, d14, d1
	vmull.s32	q0, d15, d1
	vmlal.s32	q0, d10, d14
	vmlal.s32	q0, d11, d19
	vmlal.s32	q0, d12, d8
	vmlal.s32	q0, d13, d17
	vmlal.s32	q0, d6, d6
	add		r2, sp, #480
	vld1.8		{d18-d19}, [r2, : 128]!
	vmull.s32	q3, d16, d7
	vmlal.s32	q3, d10, d15
	vmlal.s32	q3, d11, d14
	vmlal.s32	q3, d12, d9
	vmlal.s32	q3, d13, d8
	vld1.8		{d8-d9}, [r2, : 128]
	vadd.i64	q5, q12, q9
	vadd.i64	q6, q15, q9
	vshr.s64	q5, q5, #26
	vshr.s64	q6, q6, #26
	vadd.i64	q7, q10, q5
	vshl.i64	q5, q5, #26
	vadd.i64	q8, q7, q4
	vadd.i64	q2, q2, q6
	vshl.i64	q6, q6, #26
	vadd.i64	q10, q2, q4
	vsub.i64	q5, q12, q5
	vshr.s64	q8, q8, #25
	vsub.i64	q6, q15, q6
	vshr.s64	q10, q10, #25
	vadd.i64	q12, q13, q8
	vshl.i64	q8, q8, #25
	vadd.i64	q13, q12, q9
	vadd.i64	q0, q0, q10
	vsub.i64	q7, q7, q8
	vshr.s64	q8, q13, #26
	vshl.i64	q10, q10, #25
	vadd.i64	q13, q0, q9
	vadd.i64	q1, q1, q8
	vshl.i64	q8, q8, #26
	vadd.i64	q15, q1, q4
	vsub.i64	q2, q2, q10
	vshr.s64	q10, q13, #26
	vsub.i64	q8, q12, q8
	vshr.s64	q12, q15, #25
	vadd.i64	q3, q3, q10
	vshl.i64	q10, q10, #26
	vadd.i64	q13, q3, q4
	vadd.i64	q14, q14, q12
	add		r2, r3, #288
	vshl.i64	q12, q12, #25
	add		r4, r3, #336
	vadd.i64	q15, q14, q9
	add		r2, r2, #8
	vsub.i64	q0, q0, q10
	add		r4, r4, #8
	vshr.s64	q10, q13, #25
	vsub.i64	q1, q1, q12
	vshr.s64	q12, q15, #26
	vadd.i64	q13, q10, q10
	vadd.i64	q11, q11, q12
	vtrn.32		d16, d2
	vshl.i64	q12, q12, #26
	vtrn.32		d17, d3
	vadd.i64	q1, q11, q4
	vadd.i64	q4, q5, q13
	vst1.8		d16, [r2, : 64]!
	vshl.i64	q5, q10, #4
	vst1.8		d17, [r4, : 64]!
	vsub.i64	q8, q14, q12
	vshr.s64	q1, q1, #25
	vadd.i64	q4, q4, q5
	vadd.i64	q5, q6, q1
	vshl.i64	q1, q1, #25
	vadd.i64	q6, q5, q9
	vadd.i64	q4, q4, q10
	vshl.i64	q10, q10, #25
	vadd.i64	q9, q4, q9
	vsub.i64	q1, q11, q1
	vshr.s64	q6, q6, #26
	vsub.i64	q3, q3, q10
	vtrn.32		d16, d2
	vshr.s64	q9, q9, #26
	vtrn.32		d17, d3
	vadd.i64	q1, q2, q6
	vst1.8		d16, [r2, : 64]
	vshl.i64	q2, q6, #26
	vst1.8		d17, [r4, : 64]
	vadd.i64	q6, q7, q9
	vtrn.32		d0, d6
	vshl.i64	q7, q9, #26
	vtrn.32		d1, d7
	vsub.i64	q2, q5, q2
	add		r2, r2, #16
	vsub.i64	q3, q4, q7
	vst1.8		d0, [r2, : 64]
	add		r4, r4, #16
	vst1.8		d1, [r4, : 64]
	vtrn.32		d4, d2
	vtrn.32		d5, d3
	sub		r2, r2, #8
	sub		r4, r4, #8
	vtrn.32		d6, d12
	vtrn.32		d7, d13
	vst1.8		d4, [r2, : 64]
	vst1.8		d5, [r4, : 64]
	sub		r2, r2, #24
	sub		r4, r4, #24
	vst1.8		d6, [r2, : 64]
	vst1.8		d7, [r4, : 64]
	add		r2, r3, #240
	add		r4, r3, #96
	vld1.8		{d0-d1}, [r4, : 128]!
	vld1.8		{d2-d3}, [r4, : 128]!
	vld1.8		{d4}, [r4, : 64]
	add		r4, r3, #144
	vld1.8		{d6-d7}, [r4, : 128]!
	vtrn.32		q0, q3
	vld1.8		{d8-d9}, [r4, : 128]!
	vshl.i32	q5, q0, #4
	vtrn.32		q1, q4
	vshl.i32	q6, q3, #4
	vadd.i32	q5, q5, q0
	vadd.i32	q6, q6, q3
	vshl.i32	q7, q1, #4
	vld1.8		{d5}, [r4, : 64]
	vshl.i32	q8, q4, #4
	vtrn.32		d4, d5
	vadd.i32	q7, q7, q1
	vadd.i32	q8, q8, q4
	vld1.8		{d18-d19}, [r2, : 128]!
	vshl.i32	q10, q2, #4
	vld1.8		{d22-d23}, [r2, : 128]!
	vadd.i32	q10, q10, q2
	vld1.8		{d24}, [r2, : 64]
	vadd.i32	q5, q5, q0
	add		r2, r3, #192
	vld1.8		{d26-d27}, [r2, : 128]!
	vadd.i32	q6, q6, q3
	vld1.8		{d28-d29}, [r2, : 128]!
	vadd.i32	q8, q8, q4
	vld1.8		{d25}, [r2, : 64]
	vadd.i32	q10, q10, q2
	vtrn.32		q9, q13
	vadd.i32	q7, q7, q1
	vadd.i32	q5, q5, q0
	vtrn.32		q11, q14
	vadd.i32	q6, q6, q3
	add		r2, sp, #528
	vadd.i32	q10, q10, q2
	vtrn.32		d24, d25
	vst1.8		{d12-d13}, [r2, : 128]!
	vshl.i32	q6, q13, #1
	vst1.8		{d20-d21}, [r2, : 128]!
	vshl.i32	q10, q14, #1
	vst1.8		{d12-d13}, [r2, : 128]!
	vshl.i32	q15, q12, #1
	vadd.i32	q8, q8, q4
	vext.32		d10, d31, d30, #0
	vadd.i32	q7, q7, q1
	vst1.8		{d16-d17}, [r2, : 128]!
	vmull.s32	q8, d18, d5
	vmlal.s32	q8, d26, d4
	vmlal.s32	q8, d19, d9
	vmlal.s32	q8, d27, d3
	vmlal.s32	q8, d22, d8
	vmlal.s32	q8, d28, d2
	vmlal.s32	q8, d23, d7
	vmlal.s32	q8, d29, d1
	vmlal.s32	q8, d24, d6
	vmlal.s32	q8, d25, d0
	vst1.8		{d14-d15}, [r2, : 128]!
	vmull.s32	q2, d18, d4
	vmlal.s32	q2, d12, d9
	vmlal.s32	q2, d13, d8
	vmlal.s32	q2, d19, d3
	vmlal.s32	q2, d22, d2
	vmlal.s32	q2, d23, d1
	vmlal.s32	q2, d24, d0
	vst1.8		{d20-d21}, [r2, : 128]!
	vmull.s32	q7, d18, d9
	vmlal.s32	q7, d26, d3
	vmlal.s32	q7, d19, d8
	vmlal.s32	q7, d27, d2
	vmlal.s32	q7, d22, d7
	vmlal.s32	q7, d28, d1
	vmlal.s32	q7, d23, d6
	vmlal.s32	q7, d29, d0
	vst1.8		{d10-d11}, [r2, : 128]!
	vmull.s32	q5, d18, d3
	vmlal.s32	q5, d19, d2
	vmlal.s32	q5, d22, d1
	vmlal.s32	q5, d23, d0
	vmlal.s32	q5, d12, d8
	vst1.8		{d16-d17}, [r2, : 128]
	vmull.s32	q4, d18, d8
	vmlal.s32	q4, d26, d2
	vmlal.s32	q4, d19, d7
	vmlal.s32	q4, d27, d1
	vmlal.s32	q4, d22, d6
	vmlal.s32	q4, d28, d0
	vmull.s32	q8, d18, d7
	vmlal.s32	q8, d26, d1
	vmlal.s32	q8, d19, d6
	vmlal.s32	q8, d27, d0
	add		r2, sp, #544
	vld1.8		{d20-d21}, [r2, : 128]
	vmlal.s32	q7, d24, d21
	vmlal.s32	q7, d25, d20
	vmlal.s32	q4, d23, d21
	vmlal.s32	q4, d29, d20
	vmlal.s32	q8, d22, d21
	vmlal.s32	q8, d28, d20
	vmlal.s32	q5, d24, d20
	vst1.8		{d14-d15}, [r2, : 128]
	vmull.s32	q7, d18, d6
	vmlal.s32	q7, d26, d0
	add		r2, sp, #624
	vld1.8		{d30-d31}, [r2, : 128]
	vmlal.s32	q2, d30, d21
	vmlal.s32	q7, d19, d21
	vmlal.s32	q7, d27, d20
	add		r2, sp, #592
	vld1.8		{d26-d27}, [r2, : 128]
	vmlal.s32	q4, d25, d27
	vmlal.s32	q8, d29, d27
	vmlal.s32	q8, d25, d26
	vmlal.s32	q7, d28, d27
	vmlal.s32	q7, d29, d26
	add		r2, sp, #576
	vld1.8		{d28-d29}, [r2, : 128]
	vmlal.s32	q4, d24, d29
	vmlal.s32	q8, d23, d29
	vmlal.s32	q8, d24, d28
	vmlal.s32	q7, d22, d29
	vmlal.s32	q7, d23, d28
	vst1.8		{d8-d9}, [r2, : 128]
	add		r2, sp, #528
	vld1.8		{d8-d9}, [r2, : 128]
	vmlal.s32	q7, d24, d9
	vmlal.s32	q7, d25, d31
	vmull.s32	q1, d18, d2
	vmlal.s32	q1, d19, d1
	vmlal.s32	q1, d22, d0
	vmlal.s32	q1, d24, d27
	vmlal.s32	q1, d23, d20
	vmlal.s32	q1, d12, d7
	vmlal.s32	q1, d13, d6
	vmull.s32	q6, d18, d1
	vmlal.s32	q6, d19, d0
	vmlal.s32	q6, d23, d27
	vmlal.s32	q6, d22, d20
	vmlal.s32	q6, d24, d26
	vmull.s32	q0, d18, d0
	vmlal.s32	q0, d22, d27
	vmlal.s32	q0, d23, d26
	vmlal.s32	q0, d24, d31
	vmlal.s32	q0, d19, d20
	add		r2, sp, #608
	vld1.8		{d18-d19}, [r2, : 128]
	vmlal.s32	q2, d18, d7
	vmlal.s32	q5, d18, d6
	vmlal.s32	q1, d18, d21
	vmlal.s32	q0, d18, d28
	vmlal.s32	q6, d18, d29
	vmlal.s32	q2, d19, d6
	vmlal.s32	q5, d19, d21
	vmlal.s32	q1, d19, d29
	vmlal.s32	q0, d19, d9
	vmlal.s32	q6, d19, d28
	add		r2, sp, #560
	vld1.8		{d18-d19}, [r2, : 128]
	add		r2, sp, #480
	vld1.8		{d22-d23}, [r2, : 128]
	vmlal.s32	q5, d19, d7
	vmlal.s32	q0, d18, d21
	vmlal.s32	q0, d19, d29
	vmlal.s32	q6, d18, d6
	add		r2, sp, #496
	vld1.8		{d6-d7}, [r2, : 128]
	vmlal.s32	q6, d19, d21
	add		r2, sp, #544
	vld1.8		{d18-d19}, [r2, : 128]
	vmlal.s32	q0, d30, d8
	add		r2, sp, #640
	vld1.8		{d20-d21}, [r2, : 128]
	vmlal.s32	q5, d30, d29
	add		r2, sp, #576
	vld1.8		{d24-d25}, [r2, : 128]
	vmlal.s32	q1, d30, d28
	vadd.i64	q13, q0, q11
	vadd.i64	q14, q5, q11
	vmlal.s32	q6, d30, d9
	vshr.s64	q4, q13, #26
	vshr.s64	q13, q14, #26
	vadd.i64	q7, q7, q4
	vshl.i64	q4, q4, #26
	vadd.i64	q14, q7, q3
	vadd.i64	q9, q9, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q15, q9, q3
	vsub.i64	q0, q0, q4
	vshr.s64	q4, q14, #25
	vsub.i64	q5, q5, q13
	vshr.s64	q13, q15, #25
	vadd.i64	q6, q6, q4
	vshl.i64	q4, q4, #25
	vadd.i64	q14, q6, q11
	vadd.i64	q2, q2, q13
	vsub.i64	q4, q7, q4
	vshr.s64	q7, q14, #26
	vshl.i64	q13, q13, #25
	vadd.i64	q14, q2, q11
	vadd.i64	q8, q8, q7
	vshl.i64	q7, q7, #26
	vadd.i64	q15, q8, q3
	vsub.i64	q9, q9, q13
	vshr.s64	q13, q14, #26
	vsub.i64	q6, q6, q7
	vshr.s64	q7, q15, #25
	vadd.i64	q10, q10, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q14, q10, q3
	vadd.i64	q1, q1, q7
	add		r2, r3, #144
	vshl.i64	q7, q7, #25
	add		r4, r3, #96
	vadd.i64	q15, q1, q11
	add		r2, r2, #8
	vsub.i64	q2, q2, q13
	add		r4, r4, #8
	vshr.s64	q13, q14, #25
	vsub.i64	q7, q8, q7
	vshr.s64	q8, q15, #26
	vadd.i64	q14, q13, q13
	vadd.i64	q12, q12, q8
	vtrn.32		d12, d14
	vshl.i64	q8, q8, #26
	vtrn.32		d13, d15
	vadd.i64	q3, q12, q3
	vadd.i64	q0, q0, q14
	vst1.8		d12, [r2, : 64]!
	vshl.i64	q7, q13, #4
	vst1.8		d13, [r4, : 64]!
	vsub.i64	q1, q1, q8
	vshr.s64	q3, q3, #25
	vadd.i64	q0, q0, q7
	vadd.i64	q5, q5, q3
	vshl.i64	q3, q3, #25
	vadd.i64	q6, q5, q11
	vadd.i64	q0, q0, q13
	vshl.i64	q7, q13, #25
	vadd.i64	q8, q0, q11
	vsub.i64	q3, q12, q3
	vshr.s64	q6, q6, #26
	vsub.i64	q7, q10, q7
	vtrn.32		d2, d6
	vshr.s64	q8, q8, #26
	vtrn.32		d3, d7
	vadd.i64	q3, q9, q6
	vst1.8		d2, [r2, : 64]
	vshl.i64	q6, q6, #26
	vst1.8		d3, [r4, : 64]
	vadd.i64	q1, q4, q8
	vtrn.32		d4, d14
	vshl.i64	q4, q8, #26
	vtrn.32		d5, d15
	vsub.i64	q5, q5, q6
	add		r2, r2, #16
	vsub.i64	q0, q0, q4
	vst1.8		d4, [r2, : 64]
	add		r4, r4, #16
	vst1.8		d5, [r4, : 64]
	vtrn.32		d10, d6
	vtrn.32		d11, d7
	sub		r2, r2, #8
	sub		r4, r4, #8
	vtrn.32		d0, d2
	vtrn.32		d1, d3
	vst1.8		d10, [r2, : 64]
	vst1.8		d11, [r4, : 64]
	sub		r2, r2, #24
	sub		r4, r4, #24
	vst1.8		d0, [r2, : 64]
	vst1.8		d1, [r4, : 64]
	add		r2, r3, #288
	add		r4, r3, #336
	vld1.8		{d0-d1}, [r2, : 128]!
	vld1.8		{d2-d3}, [r4, : 128]!
	vsub.i32	q0, q0, q1
	vld1.8		{d2-d3}, [r2, : 128]!
	vld1.8		{d4-d5}, [r4, : 128]!
	vsub.i32	q1, q1, q2
	add		r5, r3, #240
	vld1.8		{d4}, [r2, : 64]
	vld1.8		{d6}, [r4, : 64]
	vsub.i32	q2, q2, q3
	vst1.8		{d0-d1}, [r5, : 128]!
	vst1.8		{d2-d3}, [r5, : 128]!
	vst1.8		d4, [r5, : 64]
	add		r2, r3, #144
	add		r4, r3, #96
	add		r5, r3, #144
	add		r6, r3, #192
	vld1.8		{d0-d1}, [r2, : 128]!
	vld1.8		{d2-d3}, [r4, : 128]!
	vsub.i32	q2, q0, q1
	vadd.i32	q0, q0, q1
	vld1.8		{d2-d3}, [r2, : 128]!
	vld1.8		{d6-d7}, [r4, : 128]!
	vsub.i32	q4, q1, q3
	vadd.i32	q1, q1, q3
	vld1.8		{d6}, [r2, : 64]
	vld1.8		{d10}, [r4, : 64]
	vsub.i32	q6, q3, q5
	vadd.i32	q3, q3, q5
	vst1.8		{d4-d5}, [r5, : 128]!
	vst1.8		{d0-d1}, [r6, : 128]!
	vst1.8		{d8-d9}, [r5, : 128]!
	vst1.8		{d2-d3}, [r6, : 128]!
	vst1.8		d12, [r5, : 64]
	vst1.8		d6, [r6, : 64]
	add		r2, r3, #0
	add		r4, r3, #240
	vld1.8		{d0-d1}, [r4, : 128]!
	vld1.8		{d2-d3}, [r4, : 128]!
	vld1.8		{d4}, [r4, : 64]
	add		r4, r3, #336
	vld1.8		{d6-d7}, [r4, : 128]!
	vtrn.32		q0, q3
	vld1.8		{d8-d9}, [r4, : 128]!
	vshl.i32	q5, q0, #4
	vtrn.32		q1, q4
	vshl.i32	q6, q3, #4
	vadd.i32	q5, q5, q0
	vadd.i32	q6, q6, q3
	vshl.i32	q7, q1, #4
	vld1.8		{d5}, [r4, : 64]
	vshl.i32	q8, q4, #4
	vtrn.32		d4, d5
	vadd.i32	q7, q7, q1
	vadd.i32	q8, q8, q4
	vld1.8		{d18-d19}, [r2, : 128]!
	vshl.i32	q10, q2, #4
	vld1.8		{d22-d23}, [r2, : 128]!
	vadd.i32	q10, q10, q2
	vld1.8		{d24}, [r2, : 64]
	vadd.i32	q5, q5, q0
	add		r2, r3, #288
	vld1.8		{d26-d27}, [r2, : 128]!
	vadd.i32	q6, q6, q3
	vld1.8		{d28-d29}, [r2, : 128]!
	vadd.i32	q8, q8, q4
	vld1.8		{d25}, [r2, : 64]
	vadd.i32	q10, q10, q2
	vtrn.32		q9, q13
	vadd.i32	q7, q7, q1
	vadd.i32	q5, q5, q0
	vtrn.32		q11, q14
	vadd.i32	q6, q6, q3
	add		r2, sp, #528
	vadd.i32	q10, q10, q2
	vtrn.32		d24, d25
	vst1.8		{d12-d13}, [r2, : 128]!
	vshl.i32	q6, q13, #1
	vst1.8		{d20-d21}, [r2, : 128]!
	vshl.i32	q10, q14, #1
	vst1.8		{d12-d13}, [r2, : 128]!
	vshl.i32	q15, q12, #1
	vadd.i32	q8, q8, q4
	vext.32		d10, d31, d30, #0
	vadd.i32	q7, q7, q1
	vst1.8		{d16-d17}, [r2, : 128]!
	vmull.s32	q8, d18, d5
	vmlal.s32	q8, d26, d4
	vmlal.s32	q8, d19, d9
	vmlal.s32	q8, d27, d3
	vmlal.s32	q8, d22, d8
	vmlal.s32	q8, d28, d2
	vmlal.s32	q8, d23, d7
	vmlal.s32	q8, d29, d1
	vmlal.s32	q8, d24, d6
	vmlal.s32	q8, d25, d0
	vst1.8		{d14-d15}, [r2, : 128]!
	vmull.s32	q2, d18, d4
	vmlal.s32	q2, d12, d9
	vmlal.s32	q2, d13, d8
	vmlal.s32	q2, d19, d3
	vmlal.s32	q2, d22, d2
	vmlal.s32	q2, d23, d1
	vmlal.s32	q2, d24, d0
	vst1.8		{d20-d21}, [r2, : 128]!
	vmull.s32	q7, d18, d9
	vmlal.s32	q7, d26, d3
	vmlal.s32	q7, d19, d8
	vmlal.s32	q7, d27, d2
	vmlal.s32	q7, d22, d7
	vmlal.s32	q7, d28, d1
	vmlal.s32	q7, d23, d6
	vmlal.s32	q7, d29, d0
	vst1.8		{d10-d11}, [r2, : 128]!
	vmull.s32	q5, d18, d3
	vmlal.s32	q5, d19, d2
	vmlal.s32	q5, d22, d1
	vmlal.s32	q5, d23, d0
	vmlal.s32	q5, d12, d8
	vst1.8		{d16-d17}, [r2, : 128]!
	vmull.s32	q4, d18, d8
	vmlal.s32	q4, d26, d2
	vmlal.s32	q4, d19, d7
	vmlal.s32	q4, d27, d1
	vmlal.s32	q4, d22, d6
	vmlal.s32	q4, d28, d0
	vmull.s32	q8, d18, d7
	vmlal.s32	q8, d26, d1
	vmlal.s32	q8, d19, d6
	vmlal.s32	q8, d27, d0
	add		r2, sp, #544
	vld1.8		{d20-d21}, [r2, : 128]
	vmlal.s32	q7, d24, d21
	vmlal.s32	q7, d25, d20
	vmlal.s32	q4, d23, d21
	vmlal.s32	q4, d29, d20
	vmlal.s32	q8, d22, d21
	vmlal.s32	q8, d28, d20
	vmlal.s32	q5, d24, d20
	vst1.8		{d14-d15}, [r2, : 128]
	vmull.s32	q7, d18, d6
	vmlal.s32	q7, d26, d0
	add		r2, sp, #624
	vld1.8		{d30-d31}, [r2, : 128]
	vmlal.s32	q2, d30, d21
	vmlal.s32	q7, d19, d21
	vmlal.s32	q7, d27, d20
	add		r2, sp, #592
	vld1.8		{d26-d27}, [r2, : 128]
	vmlal.s32	q4, d25, d27
	vmlal.s32	q8, d29, d27
	vmlal.s32	q8, d25, d26
	vmlal.s32	q7, d28, d27
	vmlal.s32	q7, d29, d26
	add		r2, sp, #576
	vld1.8		{d28-d29}, [r2, : 128]
	vmlal.s32	q4, d24, d29
	vmlal.s32	q8, d23, d29
	vmlal.s32	q8, d24, d28
	vmlal.s32	q7, d22, d29
	vmlal.s32	q7, d23, d28
	vst1.8		{d8-d9}, [r2, : 128]
	add		r2, sp, #528
	vld1.8		{d8-d9}, [r2, : 128]
	vmlal.s32	q7, d24, d9
	vmlal.s32	q7, d25, d31
	vmull.s32	q1, d18, d2
	vmlal.s32	q1, d19, d1
	vmlal.s32	q1, d22, d0
	vmlal.s32	q1, d24, d27
	vmlal.s32	q1, d23, d20
	vmlal.s32	q1, d12, d7
	vmlal.s32	q1, d13, d6
	vmull.s32	q6, d18, d1
	vmlal.s32	q6, d19, d0
	vmlal.s32	q6, d23, d27
	vmlal.s32	q6, d22, d20
	vmlal.s32	q6, d24, d26
	vmull.s32	q0, d18, d0
	vmlal.s32	q0, d22, d27
	vmlal.s32	q0, d23, d26
	vmlal.s32	q0, d24, d31
	vmlal.s32	q0, d19, d20
	add		r2, sp, #608
	vld1.8		{d18-d19}, [r2, : 128]
	vmlal.s32	q2, d18, d7
	vmlal.s32	q5, d18, d6
	vmlal.s32	q1, d18, d21
	vmlal.s32	q0, d18, d28
	vmlal.s32	q6, d18, d29
	vmlal.s32	q2, d19, d6
	vmlal.s32	q5, d19, d21
	vmlal.s32	q1, d19, d29
	vmlal.s32	q0, d19, d9
	vmlal.s32	q6, d19, d28
	add		r2, sp, #560
	vld1.8		{d18-d19}, [r2, : 128]
	add		r2, sp, #480
	vld1.8		{d22-d23}, [r2, : 128]
	vmlal.s32	q5, d19, d7
	vmlal.s32	q0, d18, d21
	vmlal.s32	q0, d19, d29
	vmlal.s32	q6, d18, d6
	add		r2, sp, #496
	vld1.8		{d6-d7}, [r2, : 128]
	vmlal.s32	q6, d19, d21
	add		r2, sp, #544
	vld1.8		{d18-d19}, [r2, : 128]
	vmlal.s32	q0, d30, d8
	add		r2, sp, #640
	vld1.8		{d20-d21}, [r2, : 128]
	vmlal.s32	q5, d30, d29
	add		r2, sp, #576
	vld1.8		{d24-d25}, [r2, : 128]
	vmlal.s32	q1, d30, d28
	vadd.i64	q13, q0, q11
	vadd.i64	q14, q5, q11
	vmlal.s32	q6, d30, d9
	vshr.s64	q4, q13, #26
	vshr.s64	q13, q14, #26
	vadd.i64	q7, q7, q4
	vshl.i64	q4, q4, #26
	vadd.i64	q14, q7, q3
	vadd.i64	q9, q9, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q15, q9, q3
	vsub.i64	q0, q0, q4
	vshr.s64	q4, q14, #25
	vsub.i64	q5, q5, q13
	vshr.s64	q13, q15, #25
	vadd.i64	q6, q6, q4
	vshl.i64	q4, q4, #25
	vadd.i64	q14, q6, q11
	vadd.i64	q2, q2, q13
	vsub.i64	q4, q7, q4
	vshr.s64	q7, q14, #26
	vshl.i64	q13, q13, #25
	vadd.i64	q14, q2, q11
	vadd.i64	q8, q8, q7
	vshl.i64	q7, q7, #26
	vadd.i64	q15, q8, q3
	vsub.i64	q9, q9, q13
	vshr.s64	q13, q14, #26
	vsub.i64	q6, q6, q7
	vshr.s64	q7, q15, #25
	vadd.i64	q10, q10, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q14, q10, q3
	vadd.i64	q1, q1, q7
	add		r2, r3, #288
	vshl.i64	q7, q7, #25
	add		r4, r3, #96
	vadd.i64	q15, q1, q11
	add		r2, r2, #8
	vsub.i64	q2, q2, q13
	add		r4, r4, #8
	vshr.s64	q13, q14, #25
	vsub.i64	q7, q8, q7
	vshr.s64	q8, q15, #26
	vadd.i64	q14, q13, q13
	vadd.i64	q12, q12, q8
	vtrn.32		d12, d14
	vshl.i64	q8, q8, #26
	vtrn.32		d13, d15
	vadd.i64	q3, q12, q3
	vadd.i64	q0, q0, q14
	vst1.8		d12, [r2, : 64]!
	vshl.i64	q7, q13, #4
	vst1.8		d13, [r4, : 64]!
	vsub.i64	q1, q1, q8
	vshr.s64	q3, q3, #25
	vadd.i64	q0, q0, q7
	vadd.i64	q5, q5, q3
	vshl.i64	q3, q3, #25
	vadd.i64	q6, q5, q11
	vadd.i64	q0, q0, q13
	vshl.i64	q7, q13, #25
	vadd.i64	q8, q0, q11
	vsub.i64	q3, q12, q3
	vshr.s64	q6, q6, #26
	vsub.i64	q7, q10, q7
	vtrn.32		d2, d6
	vshr.s64	q8, q8, #26
	vtrn.32		d3, d7
	vadd.i64	q3, q9, q6
	vst1.8		d2, [r2, : 64]
	vshl.i64	q6, q6, #26
	vst1.8		d3, [r4, : 64]
	vadd.i64	q1, q4, q8
	vtrn.32		d4, d14
	vshl.i64	q4, q8, #26
	vtrn.32		d5, d15
	vsub.i64	q5, q5, q6
	add		r2, r2, #16
	vsub.i64	q0, q0, q4
	vst1.8		d4, [r2, : 64]
	add		r4, r4, #16
	vst1.8		d5, [r4, : 64]
	vtrn.32		d10, d6
	vtrn.32		d11, d7
	sub		r2, r2, #8
	sub		r4, r4, #8
	vtrn.32		d0, d2
	vtrn.32		d1, d3
	vst1.8		d10, [r2, : 64]
	vst1.8		d11, [r4, : 64]
	sub		r2, r2, #24
	sub		r4, r4, #24
	vst1.8		d0, [r2, : 64]
	vst1.8		d1, [r4, : 64]
	add		r2, sp, #512
	add		r4, r3, #144
	add		r5, r3, #192
	vld1.8		{d0-d1}, [r2, : 128]
	vld1.8		{d2-d3}, [r4, : 128]!
	vld1.8		{d4-d5}, [r5, : 128]!
	vzip.i32	q1, q2
	vld1.8		{d6-d7}, [r4, : 128]!
	vld1.8		{d8-d9}, [r5, : 128]!
	vshl.i32	q5, q1, #1
	vzip.i32	q3, q4
	vshl.i32	q6, q2, #1
	vld1.8		{d14}, [r4, : 64]
	vshl.i32	q8, q3, #1
	vld1.8		{d15}, [r5, : 64]
	vshl.i32	q9, q4, #1
	vmul.i32	d21, d7, d1
	vtrn.32		d14, d15
	vmul.i32	q11, q4, q0
	vmul.i32	q0, q7, q0
	vmull.s32	q12, d2, d2
	vmlal.s32	q12, d11, d1
	vmlal.s32	q12, d12, d0
	vmlal.s32	q12, d13, d23
	vmlal.s32	q12, d16, d22
	vmlal.s32	q12, d7, d21
	vmull.s32	q10, d2, d11
	vmlal.s32	q10, d4, d1
	vmlal.s32	q10, d13, d0
	vmlal.s32	q10, d6, d23
	vmlal.s32	q10, d17, d22
	vmull.s32	q13, d10, d4
	vmlal.s32	q13, d11, d3
	vmlal.s32	q13, d13, d1
	vmlal.s32	q13, d16, d0
	vmlal.s32	q13, d17, d23
	vmlal.s32	q13, d8, d22
	vmull.s32	q1, d10, d5
	vmlal.s32	q1, d11, d4
	vmlal.s32	q1, d6, d1
	vmlal.s32	q1, d17, d0
	vmlal.s32	q1, d8, d23
	vmull.s32	q14, d10, d6
	vmlal.s32	q14, d11, d13
	vmlal.s32	q14, d4, d4
	vmlal.s32	q14, d17, d1
	vmlal.s32	q14, d18, d0
	vmlal.s32	q14, d9, d23
	vmull.s32	q11, d10, d7
	vmlal.s32	q11, d11, d6
	vmlal.s32	q11, d12, d5
	vmlal.s32	q11, d8, d1
	vmlal.s32	q11, d19, d0
	vmull.s32	q15, d10, d8
	vmlal.s32	q15, d11, d17
	vmlal.s32	q15, d12, d6
	vmlal.s32	q15, d13, d5
	vmlal.s32	q15, d19, d1
	vmlal.s32	q15, d14, d0
	vmull.s32	q2, d10, d9
	vmlal.s32	q2, d11, d8
	vmlal.s32	q2, d12, d7
	vmlal.s32	q2, d13, d6
	vmlal.s32	q2, d14, d1
	vmull.s32	q0, d15, d1
	vmlal.s32	q0, d10, d14
	vmlal.s32	q0, d11, d19
	vmlal.s32	q0, d12, d8
	vmlal.s32	q0, d13, d17
	vmlal.s32	q0, d6, d6
	add		r2, sp, #480
	vld1.8		{d18-d19}, [r2, : 128]!
	vmull.s32	q3, d16, d7
	vmlal.s32	q3, d10, d15
	vmlal.s32	q3, d11, d14
	vmlal.s32	q3, d12, d9
	vmlal.s32	q3, d13, d8
	vld1.8		{d8-d9}, [r2, : 128]
	vadd.i64	q5, q12, q9
	vadd.i64	q6, q15, q9
	vshr.s64	q5, q5, #26
	vshr.s64	q6, q6, #26
	vadd.i64	q7, q10, q5
	vshl.i64	q5, q5, #26
	vadd.i64	q8, q7, q4
	vadd.i64	q2, q2, q6
	vshl.i64	q6, q6, #26
	vadd.i64	q10, q2, q4
	vsub.i64	q5, q12, q5
	vshr.s64	q8, q8, #25
	vsub.i64	q6, q15, q6
	vshr.s64	q10, q10, #25
	vadd.i64	q12, q13, q8
	vshl.i64	q8, q8, #25
	vadd.i64	q13, q12, q9
	vadd.i64	q0, q0, q10
	vsub.i64	q7, q7, q8
	vshr.s64	q8, q13, #26
	vshl.i64	q10, q10, #25
	vadd.i64	q13, q0, q9
	vadd.i64	q1, q1, q8
	vshl.i64	q8, q8, #26
	vadd.i64	q15, q1, q4
	vsub.i64	q2, q2, q10
	vshr.s64	q10, q13, #26
	vsub.i64	q8, q12, q8
	vshr.s64	q12, q15, #25
	vadd.i64	q3, q3, q10
	vshl.i64	q10, q10, #26
	vadd.i64	q13, q3, q4
	vadd.i64	q14, q14, q12
	add		r2, r3, #144
	vshl.i64	q12, q12, #25
	add		r4, r3, #192
	vadd.i64	q15, q14, q9
	add		r2, r2, #8
	vsub.i64	q0, q0, q10
	add		r4, r4, #8
	vshr.s64	q10, q13, #25
	vsub.i64	q1, q1, q12
	vshr.s64	q12, q15, #26
	vadd.i64	q13, q10, q10
	vadd.i64	q11, q11, q12
	vtrn.32		d16, d2
	vshl.i64	q12, q12, #26
	vtrn.32		d17, d3
	vadd.i64	q1, q11, q4
	vadd.i64	q4, q5, q13
	vst1.8		d16, [r2, : 64]!
	vshl.i64	q5, q10, #4
	vst1.8		d17, [r4, : 64]!
	vsub.i64	q8, q14, q12
	vshr.s64	q1, q1, #25
	vadd.i64	q4, q4, q5
	vadd.i64	q5, q6, q1
	vshl.i64	q1, q1, #25
	vadd.i64	q6, q5, q9
	vadd.i64	q4, q4, q10
	vshl.i64	q10, q10, #25
	vadd.i64	q9, q4, q9
	vsub.i64	q1, q11, q1
	vshr.s64	q6, q6, #26
	vsub.i64	q3, q3, q10
	vtrn.32		d16, d2
	vshr.s64	q9, q9, #26
	vtrn.32		d17, d3
	vadd.i64	q1, q2, q6
	vst1.8		d16, [r2, : 64]
	vshl.i64	q2, q6, #26
	vst1.8		d17, [r4, : 64]
	vadd.i64	q6, q7, q9
	vtrn.32		d0, d6
	vshl.i64	q7, q9, #26
	vtrn.32		d1, d7
	vsub.i64	q2, q5, q2
	add		r2, r2, #16
	vsub.i64	q3, q4, q7
	vst1.8		d0, [r2, : 64]
	add		r4, r4, #16
	vst1.8		d1, [r4, : 64]
	vtrn.32		d4, d2
	vtrn.32		d5, d3
	sub		r2, r2, #8
	sub		r4, r4, #8
	vtrn.32		d6, d12
	vtrn.32		d7, d13
	vst1.8		d4, [r2, : 64]
	vst1.8		d5, [r4, : 64]
	sub		r2, r2, #24
	sub		r4, r4, #24
	vst1.8		d6, [r2, : 64]
	vst1.8		d7, [r4, : 64]
	add		r2, r3, #336
	add		r4, r3, #288
	vld1.8		{d0-d1}, [r2, : 128]!
	vld1.8		{d2-d3}, [r4, : 128]!
	vadd.i32	q0, q0, q1
	vld1.8		{d2-d3}, [r2, : 128]!
	vld1.8		{d4-d5}, [r4, : 128]!
	vadd.i32	q1, q1, q2
	add		r5, r3, #288
	vld1.8		{d4}, [r2, : 64]
	vld1.8		{d6}, [r4, : 64]
	vadd.i32	q2, q2, q3
	vst1.8		{d0-d1}, [r5, : 128]!
	vst1.8		{d2-d3}, [r5, : 128]!
	vst1.8		d4, [r5, : 64]
	add		r2, r3, #48
	add		r4, r3, #144
	vld1.8		{d0-d1}, [r4, : 128]!
	vld1.8		{d2-d3}, [r4, : 128]!
	vld1.8		{d4}, [r4, : 64]
	add		r4, r3, #288
	vld1.8		{d6-d7}, [r4, : 128]!
	vtrn.32		q0, q3
	vld1.8		{d8-d9}, [r4, : 128]!
	vshl.i32	q5, q0, #4
	vtrn.32		q1, q4
	vshl.i32	q6, q3, #4
	vadd.i32	q5, q5, q0
	vadd.i32	q6, q6, q3
	vshl.i32	q7, q1, #4
	vld1.8		{d5}, [r4, : 64]
	vshl.i32	q8, q4, #4
	vtrn.32		d4, d5
	vadd.i32	q7, q7, q1
	vadd.i32	q8, q8, q4
	vld1.8		{d18-d19}, [r2, : 128]!
	vshl.i32	q10, q2, #4
	vld1.8		{d22-d23}, [r2, : 128]!
	vadd.i32	q10, q10, q2
	vld1.8		{d24}, [r2, : 64]
	vadd.i32	q5, q5, q0
	add		r2, r3, #240
	vld1.8		{d26-d27}, [r2, : 128]!
	vadd.i32	q6, q6, q3
	vld1.8		{d28-d29}, [r2, : 128]!
	vadd.i32	q8, q8, q4
	vld1.8		{d25}, [r2, : 64]
	vadd.i32	q10, q10, q2
	vtrn.32		q9, q13
	vadd.i32	q7, q7, q1
	vadd.i32	q5, q5, q0
	vtrn.32		q11, q14
	vadd.i32	q6, q6, q3
	add		r2, sp, #528
	vadd.i32	q10, q10, q2
	vtrn.32		d24, d25
	vst1.8		{d12-d13}, [r2, : 128]!
	vshl.i32	q6, q13, #1
	vst1.8		{d20-d21}, [r2, : 128]!
	vshl.i32	q10, q14, #1
	vst1.8		{d12-d13}, [r2, : 128]!
	vshl.i32	q15, q12, #1
	vadd.i32	q8, q8, q4
	vext.32		d10, d31, d30, #0
	vadd.i32	q7, q7, q1
	vst1.8		{d16-d17}, [r2, : 128]!
	vmull.s32	q8, d18, d5
	vmlal.s32	q8, d26, d4
	vmlal.s32	q8, d19, d9
	vmlal.s32	q8, d27, d3
	vmlal.s32	q8, d22, d8
	vmlal.s32	q8, d28, d2
	vmlal.s32	q8, d23, d7
	vmlal.s32	q8, d29, d1
	vmlal.s32	q8, d24, d6
	vmlal.s32	q8, d25, d0
	vst1.8		{d14-d15}, [r2, : 128]!
	vmull.s32	q2, d18, d4
	vmlal.s32	q2, d12, d9
	vmlal.s32	q2, d13, d8
	vmlal.s32	q2, d19, d3
	vmlal.s32	q2, d22, d2
	vmlal.s32	q2, d23, d1
	vmlal.s32	q2, d24, d0
	vst1.8		{d20-d21}, [r2, : 128]!
	vmull.s32	q7, d18, d9
	vmlal.s32	q7, d26, d3
	vmlal.s32	q7, d19, d8
	vmlal.s32	q7, d27, d2
	vmlal.s32	q7, d22, d7
	vmlal.s32	q7, d28, d1
	vmlal.s32	q7, d23, d6
	vmlal.s32	q7, d29, d0
	vst1.8		{d10-d11}, [r2, : 128]!
	vmull.s32	q5, d18, d3
	vmlal.s32	q5, d19, d2
	vmlal.s32	q5, d22, d1
	vmlal.s32	q5, d23, d0
	vmlal.s32	q5, d12, d8
	vst1.8		{d16-d17}, [r2, : 128]!
	vmull.s32	q4, d18, d8
	vmlal.s32	q4, d26, d2
	vmlal.s32	q4, d19, d7
	vmlal.s32	q4, d27, d1
	vmlal.s32	q4, d22, d6
	vmlal.s32	q4, d28, d0
	vmull.s32	q8, d18, d7
	vmlal.s32	q8, d26, d1
	vmlal.s32	q8, d19, d6
	vmlal.s32	q8, d27, d0
	add		r2, sp, #544
	vld1.8		{d20-d21}, [r2, : 128]
	vmlal.s32	q7, d24, d21
	vmlal.s32	q7, d25, d20
	vmlal.s32	q4, d23, d21
	vmlal.s32	q4, d29, d20
	vmlal.s32	q8, d22, d21
	vmlal.s32	q8, d28, d20
	vmlal.s32	q5, d24, d20
	vst1.8		{d14-d15}, [r2, : 128]
	vmull.s32	q7, d18, d6
	vmlal.s32	q7, d26, d0
	add		r2, sp, #624
	vld1.8		{d30-d31}, [r2, : 128]
	vmlal.s32	q2, d30, d21
	vmlal.s32	q7, d19, d21
	vmlal.s32	q7, d27, d20
	add		r2, sp, #592
	vld1.8		{d26-d27}, [r2, : 128]
	vmlal.s32	q4, d25, d27
	vmlal.s32	q8, d29, d27
	vmlal.s32	q8, d25, d26
	vmlal.s32	q7, d28, d27
	vmlal.s32	q7, d29, d26
	add		r2, sp, #576
	vld1.8		{d28-d29}, [r2, : 128]
	vmlal.s32	q4, d24, d29
	vmlal.s32	q8, d23, d29
	vmlal.s32	q8, d24, d28
	vmlal.s32	q7, d22, d29
	vmlal.s32	q7, d23, d28
	vst1.8		{d8-d9}, [r2, : 128]
	add		r2, sp, #528
	vld1.8		{d8-d9}, [r2, : 128]
	vmlal.s32	q7, d24, d9
	vmlal.s32	q7, d25, d31
	vmull.s32	q1, d18, d2
	vmlal.s32	q1, d19, d1
	vmlal.s32	q1, d22, d0
	vmlal.s32	q1, d24, d27
	vmlal.s32	q1, d23, d20
	vmlal.s32	q1, d12, d7
	vmlal.s32	q1, d13, d6
	vmull.s32	q6, d18, d1
	vmlal.s32	q6, d19, d0
	vmlal.s32	q6, d23, d27
	vmlal.s32	q6, d22, d20
	vmlal.s32	q6, d24, d26
	vmull.s32	q0, d18, d0
	vmlal.s32	q0, d22, d27
	vmlal.s32	q0, d23, d26
	vmlal.s32	q0, d24, d31
	vmlal.s32	q0, d19, d20
	add		r2, sp, #608
	vld1.8		{d18-d19}, [r2, : 128]
	vmlal.s32	q2, d18, d7
	vmlal.s32	q5, d18, d6
	vmlal.s32	q1, d18, d21
	vmlal.s32	q0, d18, d28
	vmlal.s32	q6, d18, d29
	vmlal.s32	q2, d19, d6
	vmlal.s32	q5, d19, d21
	vmlal.s32	q1, d19, d29
	vmlal.s32	q0, d19, d9
	vmlal.s32	q6, d19, d28
	add		r2, sp, #560
	vld1.8		{d18-d19}, [r2, : 128]
	add		r2, sp, #480
	vld1.8		{d22-d23}, [r2, : 128]
	vmlal.s32	q5, d19, d7
	vmlal.s32	q0, d18, d21
	vmlal.s32	q0, d19, d29
	vmlal.s32	q6, d18, d6
	add		r2, sp, #496
	vld1.8		{d6-d7}, [r2, : 128]
	vmlal.s32	q6, d19, d21
	add		r2, sp, #544
	vld1.8		{d18-d19}, [r2, : 128]
	vmlal.s32	q0, d30, d8
	add		r2, sp, #640
	vld1.8		{d20-d21}, [r2, : 128]
	vmlal.s32	q5, d30, d29
	add		r2, sp, #576
	vld1.8		{d24-d25}, [r2, : 128]
	vmlal.s32	q1, d30, d28
	vadd.i64	q13, q0, q11
	vadd.i64	q14, q5, q11
	vmlal.s32	q6, d30, d9
	vshr.s64	q4, q13, #26
	vshr.s64	q13, q14, #26
	vadd.i64	q7, q7, q4
	vshl.i64	q4, q4, #26
	vadd.i64	q14, q7, q3
	vadd.i64	q9, q9, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q15, q9, q3
	vsub.i64	q0, q0, q4
	vshr.s64	q4, q14, #25
	vsub.i64	q5, q5, q13
	vshr.s64	q13, q15, #25
	vadd.i64	q6, q6, q4
	vshl.i64	q4, q4, #25
	vadd.i64	q14, q6, q11
	vadd.i64	q2, q2, q13
	vsub.i64	q4, q7, q4
	vshr.s64	q7, q14, #26
	vshl.i64	q13, q13, #25
	vadd.i64	q14, q2, q11
	vadd.i64	q8, q8, q7
	vshl.i64	q7, q7, #26
	vadd.i64	q15, q8, q3
	vsub.i64	q9, q9, q13
	vshr.s64	q13, q14, #26
	vsub.i64	q6, q6, q7
	vshr.s64	q7, q15, #25
	vadd.i64	q10, q10, q13
	vshl.i64	q13, q13, #26
	vadd.i64	q14, q10, q3
	vadd.i64	q1, q1, q7
	add		r2, r3, #240
	vshl.i64	q7, q7, #25
	add		r4, r3, #144
	vadd.i64	q15, q1, q11
	add		r2, r2, #8
	vsub.i64	q2, q2, q13
	add		r4, r4, #8
	vshr.s64	q13, q14, #25
	vsub.i64	q7, q8, q7
	vshr.s64	q8, q15, #26
	vadd.i64	q14, q13, q13
	vadd.i64	q12, q12, q8
	vtrn.32		d12, d14
	vshl.i64	q8, q8, #26
	vtrn.32		d13, d15
	vadd.i64	q3, q12, q3
	vadd.i64	q0, q0, q14
	vst1.8		d12, [r2, : 64]!
	vshl.i64	q7, q13, #4
	vst1.8		d13, [r4, : 64]!
	vsub.i64	q1, q1, q8
	vshr.s64	q3, q3, #25
	vadd.i64	q0, q0, q7
	vadd.i64	q5, q5, q3
	vshl.i64	q3, q3, #25
	vadd.i64	q6, q5, q11
	vadd.i64	q0, q0, q13
	vshl.i64	q7, q13, #25
	vadd.i64	q8, q0, q11
	vsub.i64	q3, q12, q3
	vshr.s64	q6, q6, #26
	vsub.i64	q7, q10, q7
	vtrn.32		d2, d6
	vshr.s64	q8, q8, #26
	vtrn.32		d3, d7
	vadd.i64	q3, q9, q6
	vst1.8		d2, [r2, : 64]
	vshl.i64	q6, q6, #26
	vst1.8		d3, [r4, : 64]
	vadd.i64	q1, q4, q8
	vtrn.32		d4, d14
	vshl.i64	q4, q8, #26
	vtrn.32		d5, d15
	vsub.i64	q5, q5, q6
	add		r2, r2, #16
	vsub.i64	q0, q0, q4
	vst1.8		d4, [r2, : 64]
	add		r4, r4, #16
	vst1.8		d5, [r4, : 64]
	vtrn.32		d10, d6
	vtrn.32		d11, d7
	sub		r2, r2, #8
	sub		r4, r4, #8
	vtrn.32		d0, d2
	vtrn.32		d1, d3
	vst1.8		d10, [r2, : 64]
	vst1.8		d11, [r4, : 64]
	sub		r2, r2, #24
	sub		r4, r4, #24
	vst1.8		d0, [r2, : 64]
	vst1.8		d1, [r4, : 64]
	ldr		r2, [sp, #456]
	ldr		r4, [sp, #460]
	subs		r5, r2, #1
	bge		.Lmainloop
	add		r1, r3, #144
	add		r2, r3, #336
	vld1.8		{d0-d1}, [r1, : 128]!
	vld1.8		{d2-d3}, [r1, : 128]!
	vld1.8		{d4}, [r1, : 64]
	vst1.8		{d0-d1}, [r2, : 128]!
	vst1.8		{d2-d3}, [r2, : 128]!
	vst1.8		d4, [r2, : 64]
	movw		r1, #0
.Linvertloop:
	add		r2, r3, #144
	movw		r4, #0
	movw		r5, #2
	cmp		r1, #1
	moveq		r5, #1
	addeq		r2, r3, #336
	addeq		r4, r3, #48
	cmp		r1, #2
	moveq		r5, #1
	addeq		r2, r3, #48
	cmp		r1, #3
	moveq		r5, #5
	addeq		r4, r3, #336
	cmp		r1, #4
	moveq		r5, #10
	cmp		r1, #5
	moveq		r5, #20
	cmp		r1, #6
	moveq		r5, #10
	addeq		r2, r3, #336
	addeq		r4, r3, #336
	cmp		r1, #7
	moveq		r5, #50
	cmp		r1, #8
	moveq		r5, #100
	cmp		r1, #9
	moveq		r5, #50
	addeq		r2, r3, #336
	cmp		r1, #10
	moveq		r5, #5
	addeq		r2, r3, #48
	cmp		r1, #11
	moveq		r5, #0
	addeq		r2, r3, #96
	add		r6, r3, #144
	add		r7, r3, #288
	vld1.8		{d0-d1}, [r6, : 128]!
	vld1.8		{d2-d3}, [r6, : 128]!
	vld1.8		{d4}, [r6, : 64]
	vst1.8		{d0-d1}, [r7, : 128]!
	vst1.8		{d2-d3}, [r7, : 128]!
	vst1.8		d4, [r7, : 64]
	cmp		r5, #0
	beq		.Lskipsquaringloop
.Lsquaringloop:
	add		r6, r3, #288
	add		r7, r3, #288
	add		r8, r3, #288
	vmov.i32	q0, #19
	vmov.i32	q1, #0
	vmov.i32	q2, #1
	vzip.i32	q1, q2
	vld1.8		{d4-d5}, [r7, : 128]!
	vld1.8		{d6-d7}, [r7, : 128]!
	vld1.8		{d9}, [r7, : 64]
	vld1.8		{d10-d11}, [r6, : 128]!
	add		r7, sp, #384
	vld1.8		{d12-d13}, [r6, : 128]!
	vmul.i32	q7, q2, q0
	vld1.8		{d8}, [r6, : 64]
	vext.32		d17, d11, d10, #1
	vmul.i32	q9, q3, q0
	vext.32		d16, d10, d8, #1
	vshl.u32	q10, q5, q1
	vext.32		d22, d14, d4, #1
	vext.32		d24, d18, d6, #1
	vshl.u32	q13, q6, q1
	vshl.u32	d28, d8, d2
	vrev64.i32	d22, d22
	vmul.i32	d1, d9, d1
	vrev64.i32	d24, d24
	vext.32		d29, d8, d13, #1
	vext.32		d0, d1, d9, #1
	vrev64.i32	d0, d0
	vext.32		d2, d9, d1, #1
	vext.32		d23, d15, d5, #1
	vmull.s32	q4, d20, d4
	vrev64.i32	d23, d23
	vmlal.s32	q4, d21, d1
	vrev64.i32	d2, d2
	vmlal.s32	q4, d26, d19
	vext.32		d3, d5, d15, #1
	vmlal.s32	q4, d27, d18
	vrev64.i32	d3, d3
	vmlal.s32	q4, d28, d15
	vext.32		d14, d12, d11, #1
	vmull.s32	q5, d16, d23
	vext.32		d15, d13, d12, #1
	vmlal.s32	q5, d17, d4
	vst1.8		d8, [r7, : 64]!
	vmlal.s32	q5, d14, d1
	vext.32		d12, d9, d8, #0
	vmlal.s32	q5, d15, d19
	vmov.i64	d13, #0
	vmlal.s32	q5, d29, d18
	vext.32		d25, d19, d7, #1
	vmlal.s32	q6, d20, d5
	vrev64.i32	d25, d25
	vmlal.s32	q6, d21, d4
	vst1.8		d11, [r7, : 64]!
	vmlal.s32	q6, d26, d1
	vext.32		d9, d10, d10, #0
	vmlal.s32	q6, d27, d19
	vmov.i64	d8, #0
	vmlal.s32	q6, d28, d18
	vmlal.s32	q4, d16, d24
	vmlal.s32	q4, d17, d5
	vmlal.s32	q4, d14, d4
	vst1.8		d12, [r7, : 64]!
	vmlal.s32	q4, d15, d1
	vext.32		d10, d13, d12, #0
	vmlal.s32	q4, d29, d19
	vmov.i64	d11, #0
	vmlal.s32	q5, d20, d6
	vmlal.s32	q5, d21, d5
	vmlal.s32	q5, d26, d4
	vext.32		d13, d8, d8, #0
	vmlal.s32	q5, d27, d1
	vmov.i64	d12, #0
	vmlal.s32	q5, d28, d19
	vst1.8		d9, [r7, : 64]!
	vmlal.s32	q6, d16, d25
	vmlal.s32	q6, d17, d6
	vst1.8		d10, [r7, : 64]
	vmlal.s32	q6, d14, d5
	vext.32		d8, d11, d10, #0
	vmlal.s32	q6, d15, d4
	vmov.i64	d9, #0
	vmlal.s32	q6, d29, d1
	vmlal.s32	q4, d20, d7
	vmlal.s32	q4, d21, d6
	vmlal.s32	q4, d26, d5
	vext.32		d11, d12, d12, #0
	vmlal.s32	q4, d27, d4
	vmov.i64	d10, #0
	vmlal.s32	q4, d28, d1
	vmlal.s32	q5, d16, d0
	sub		r6, r7, #32
	vmlal.s32	q5, d17, d7
	vmlal.s32	q5, d14, d6
	vext.32		d30, d9, d8, #0
	vmlal.s32	q5, d15, d5
	vld1.8		{d31}, [r6, : 64]!
	vmlal.s32	q5, d29, d4
	vmlal.s32	q15, d20, d0
	vext.32		d0, d6, d18, #1
	vmlal.s32	q15, d21, d25
	vrev64.i32	d0, d0
	vmlal.s32	q15, d26, d24
	vext.32		d1, d7, d19, #1
	vext.32		d7, d10, d10, #0
	vmlal.s32	q15, d27, d23
	vrev64.i32	d1, d1
	vld1.8		{d6}, [r6, : 64]
	vmlal.s32	q15, d28, d22
	vmlal.s32	q3, d16, d4
	add		r6, r6, #24
	vmlal.s32	q3, d17, d2
	vext.32		d4, d31, d30, #0
	vmov		d17, d11
	vmlal.s32	q3, d14, d1
	vext.32		d11, d13, d13, #0
	vext.32		d13, d30, d30, #0
	vmlal.s32	q3, d15, d0
	vext.32		d1, d8, d8, #0
	vmlal.s32	q3, d29, d3
	vld1.8		{d5}, [r6, : 64]
	sub		r6, r6, #16
	vext.32		d10, d6, d6, #0
	vmov.i32	q1, #0xffffffff
	vshl.i64	q4, q1, #25
	add		r7, sp, #480
	vld1.8		{d14-d15}, [r7, : 128]
	vadd.i64	q9, q2, q7
	vshl.i64	q1, q1, #26
	vshr.s64	q10, q9, #26
	vld1.8		{d0}, [r6, : 64]!
	vadd.i64	q5, q5, q10
	vand		q9, q9, q1
	vld1.8		{d16}, [r6, : 64]!
	add		r6, sp, #496
	vld1.8		{d20-d21}, [r6, : 128]
	vadd.i64	q11, q5, q10
	vsub.i64	q2, q2, q9
	vshr.s64	q9, q11, #25
	vext.32		d12, d5, d4, #0
	vand		q11, q11, q4
	vadd.i64	q0, q0, q9
	vmov		d19, d7
	vadd.i64	q3, q0, q7
	vsub.i64	q5, q5, q11
	vshr.s64	q11, q3, #26
	vext.32		d18, d11, d10, #0
	vand		q3, q3, q1
	vadd.i64	q8, q8, q11
	vadd.i64	q11, q8, q10
	vsub.i64	q0, q0, q3
	vshr.s64	q3, q11, #25
	vand		q11, q11, q4
	vadd.i64	q3, q6, q3
	vadd.i64	q6, q3, q7
	vsub.i64	q8, q8, q11
	vshr.s64	q11, q6, #26
	vand		q6, q6, q1
	vadd.i64	q9, q9, q11
	vadd.i64	d25, d19, d21
	vsub.i64	q3, q3, q6
	vshr.s64	d23, d25, #25
	vand		q4, q12, q4
	vadd.i64	d21, d23, d23
	vshl.i64	d25, d23, #4
	vadd.i64	d21, d21, d23
	vadd.i64	d25, d25, d21
	vadd.i64	d4, d4, d25
	vzip.i32	q0, q8
	vadd.i64	d12, d4, d14
	add		r6, r8, #8
	vst1.8		d0, [r6, : 64]
	vsub.i64	d19, d19, d9
	add		r6, r6, #16
	vst1.8		d16, [r6, : 64]
	vshr.s64	d22, d12, #26
	vand		q0, q6, q1
	vadd.i64	d10, d10, d22
	vzip.i32	q3, q9
	vsub.i64	d4, d4, d0
	sub		r6, r6, #8
	vst1.8		d6, [r6, : 64]
	add		r6, r6, #16
	vst1.8		d18, [r6, : 64]
	vzip.i32	q2, q5
	sub		r6, r6, #32
	vst1.8		d4, [r6, : 64]
	subs		r5, r5, #1
	bhi		.Lsquaringloop
.Lskipsquaringloop:
	mov		r2, r2
	add		r5, r3, #288
	add		r6, r3, #144
	vmov.i32	q0, #19
	vmov.i32	q1, #0
	vmov.i32	q2, #1
	vzip.i32	q1, q2
	vld1.8		{d4-d5}, [r5, : 128]!
	vld1.8		{d6-d7}, [r5, : 128]!
	vld1.8		{d9}, [r5, : 64]
	vld1.8		{d10-d11}, [r2, : 128]!
	add		r5, sp, #384
	vld1.8		{d12-d13}, [r2, : 128]!
	vmul.i32	q7, q2, q0
	vld1.8		{d8}, [r2, : 64]
	vext.32		d17, d11, d10, #1
	vmul.i32	q9, q3, q0
	vext.32		d16, d10, d8, #1
	vshl.u32	q10, q5, q1
	vext.32		d22, d14, d4, #1
	vext.32		d24, d18, d6, #1
	vshl.u32	q13, q6, q1
	vshl.u32	d28, d8, d2
	vrev64.i32	d22, d22
	vmul.i32	d1, d9, d1
	vrev64.i32	d24, d24
	vext.32		d29, d8, d13, #1
	vext.32		d0, d1, d9, #1
	vrev64.i32	d0, d0
	vext.32		d2, d9, d1, #1
	vext.32		d23, d15, d5, #1
	vmull.s32	q4, d20, d4
	vrev64.i32	d23, d23
	vmlal.s32	q4, d21, d1
	vrev64.i32	d2, d2
	vmlal.s32	q4, d26, d19
	vext.32		d3, d5, d15, #1
	vmlal.s32	q4, d27, d18
	vrev64.i32	d3, d3
	vmlal.s32	q4, d28, d15
	vext.32		d14, d12, d11, #1
	vmull.s32	q5, d16, d23
	vext.32		d15, d13, d12, #1
	vmlal.s32	q5, d17, d4
	vst1.8		d8, [r5, : 64]!
	vmlal.s32	q5, d14, d1
	vext.32		d12, d9, d8, #0
	vmlal.s32	q5, d15, d19
	vmov.i64	d13, #0
	vmlal.s32	q5, d29, d18
	vext.32		d25, d19, d7, #1
	vmlal.s32	q6, d20, d5
	vrev64.i32	d25, d25
	vmlal.s32	q6, d21, d4
	vst1.8		d11, [r5, : 64]!
	vmlal.s32	q6, d26, d1
	vext.32		d9, d10, d10, #0
	vmlal.s32	q6, d27, d19
	vmov.i64	d8, #0
	vmlal.s32	q6, d28, d18
	vmlal.s32	q4, d16, d24
	vmlal.s32	q4, d17, d5
	vmlal.s32	q4, d14, d4
	vst1.8		d12, [r5, : 64]!
	vmlal.s32	q4, d15, d1
	vext.32		d10, d13, d12, #0
	vmlal.s32	q4, d29, d19
	vmov.i64	d11, #0
	vmlal.s32	q5, d20, d6
	vmlal.s32	q5, d21, d5
	vmlal.s32	q5, d26, d4
	vext.32		d13, d8, d8, #0
	vmlal.s32	q5, d27, d1
	vmov.i64	d12, #0
	vmlal.s32	q5, d28, d19
	vst1.8		d9, [r5, : 64]!
	vmlal.s32	q6, d16, d25
	vmlal.s32	q6, d17, d6
	vst1.8		d10, [r5, : 64]
	vmlal.s32	q6, d14, d5
	vext.32		d8, d11, d10, #0
	vmlal.s32	q6, d15, d4
	vmov.i64	d9, #0
	vmlal.s32	q6, d29, d1
	vmlal.s32	q4, d20, d7
	vmlal.s32	q4, d21, d6
	vmlal.s32	q4, d26, d5
	vext.32		d11, d12, d12, #0
	vmlal.s32	q4, d27, d4
	vmov.i64	d10, #0
	vmlal.s32	q4, d28, d1
	vmlal.s32	q5, d16, d0
	sub		r2, r5, #32
	vmlal.s32	q5, d17, d7
	vmlal.s32	q5, d14, d6
	vext.32		d30, d9, d8, #0
	vmlal.s32	q5, d15, d5
	vld1.8		{d31}, [r2, : 64]!
	vmlal.s32	q5, d29, d4
	vmlal.s32	q15, d20, d0
	vext.32		d0, d6, d18, #1
	vmlal.s32	q15, d21, d25
	vrev64.i32	d0, d0
	vmlal.s32	q15, d26, d24
	vext.32		d1, d7, d19, #1
	vext.32		d7, d10, d10, #0
	vmlal.s32	q15, d27, d23
	vrev64.i32	d1, d1
	vld1.8		{d6}, [r2, : 64]
	vmlal.s32	q15, d28, d22
	vmlal.s32	q3, d16, d4
	add		r2, r2, #24
	vmlal.s32	q3, d17, d2
	vext.32		d4, d31, d30, #0
	vmov		d17, d11
	vmlal.s32	q3, d14, d1
	vext.32		d11, d13, d13, #0
	vext.32		d13, d30, d30, #0
	vmlal.s32	q3, d15, d0
	vext.32		d1, d8, d8, #0
	vmlal.s32	q3, d29, d3
	vld1.8		{d5}, [r2, : 64]
	sub		r2, r2, #16
	vext.32		d10, d6, d6, #0
	vmov.i32	q1, #0xffffffff
	vshl.i64	q4, q1, #25
	add		r5, sp, #480
	vld1.8		{d14-d15}, [r5, : 128]
	vadd.i64	q9, q2, q7
	vshl.i64	q1, q1, #26
	vshr.s64	q10, q9, #26
	vld1.8		{d0}, [r2, : 64]!
	vadd.i64	q5, q5, q10
	vand		q9, q9, q1
	vld1.8		{d16}, [r2, : 64]!
	add		r2, sp, #496
	vld1.8		{d20-d21}, [r2, : 128]
	vadd.i64	q11, q5, q10
	vsub.i64	q2, q2, q9
	vshr.s64	q9, q11, #25
	vext.32		d12, d5, d4, #0
	vand		q11, q11, q4
	vadd.i64	q0, q0, q9
	vmov		d19, d7
	vadd.i64	q3, q0, q7
	vsub.i64	q5, q5, q11
	vshr.s64	q11, q3, #26
	vext.32		d18, d11, d10, #0
	vand		q3, q3, q1
	vadd.i64	q8, q8, q11
	vadd.i64	q11, q8, q10
	vsub.i64	q0, q0, q3
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	vand		q11, q11, q4
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	vsub.i64	q8, q8, q11
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	vand		q6, q6, q1
	vadd.i64	q9, q9, q11
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	vshl.i64	d25, d23, #4
	vadd.i64	d21, d21, d23
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	vzip.i32	q0, q8
	vadd.i64	d12, d4, d14
	add		r2, r6, #8
	vst1.8		d0, [r2, : 64]
	vsub.i64	d19, d19, d9
	add		r2, r2, #16
	vst1.8		d16, [r2, : 64]
	vshr.s64	d22, d12, #26
	vand		q0, q6, q1
	vadd.i64	d10, d10, d22
	vzip.i32	q3, q9
	vsub.i64	d4, d4, d0
	sub		r2, r2, #8
	vst1.8		d6, [r2, : 64]
	add		r2, r2, #16
	vst1.8		d18, [r2, : 64]
	vzip.i32	q2, q5
	sub		r2, r2, #32
	vst1.8		d4, [r2, : 64]
	cmp		r4, #0
	beq		.Lskippostcopy
	add		r2, r3, #144
	mov		r4, r4
	vld1.8		{d0-d1}, [r2, : 128]!
	vld1.8		{d2-d3}, [r2, : 128]!
	vld1.8		{d4}, [r2, : 64]
	vst1.8		{d0-d1}, [r4, : 128]!
	vst1.8		{d2-d3}, [r4, : 128]!
	vst1.8		d4, [r4, : 64]
.Lskippostcopy:
	cmp		r1, #1
	bne		.Lskipfinalcopy
	add		r2, r3, #288
	add		r4, r3, #144
	vld1.8		{d0-d1}, [r2, : 128]!
	vld1.8		{d2-d3}, [r2, : 128]!
	vld1.8		{d4}, [r2, : 64]
	vst1.8		{d0-d1}, [r4, : 128]!
	vst1.8		{d2-d3}, [r4, : 128]!
	vst1.8		d4, [r4, : 64]
.Lskipfinalcopy:
	add		r1, r1, #1
	cmp		r1, #12
	blo		.Linvertloop
	add		r1, r3, #144
	ldr		r2, [r1], #4
	ldr		r3, [r1], #4
	ldr		r4, [r1], #4
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	ldr		r10, [r1], #4
	ldr		r1, [r1]
	add		r11, r1, r1, LSL #4
	add		r11, r11, r1, LSL #1
	add		r11, r11, #16777216
	mov		r11, r11, ASR #25
	add		r11, r11, r2
	mov		r11, r11, ASR #26
	add		r11, r11, r3
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	add		r2, r2, r3, LSL #26
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	add		r3, r3, r4, LSL #19
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	str		r2, [r0]
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	str		r1, [r0, #28]
	movw		r0, #0
	mov		sp, ip
	pop		{r4-r11, pc}
ENDPROC(curve25519_neon)